KR100539443B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR100539443B1 KR100539443B1 KR10-2003-0044937A KR20030044937A KR100539443B1 KR 100539443 B1 KR100539443 B1 KR 100539443B1 KR 20030044937 A KR20030044937 A KR 20030044937A KR 100539443 B1 KR100539443 B1 KR 100539443B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- interlayer insulating
- metal wiring
- insulating film
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 78
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 73
- 239000002184 metal Substances 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 69
- 239000011229 interlayer Substances 0.000 claims description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910004166 TaN Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000654 additive Substances 0.000 claims description 2
- 230000000996 additive effect Effects 0.000 claims description 2
- 239000006227 byproduct Substances 0.000 claims description 2
- 125000005843 halogen group Chemical group 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 20
- 238000005530 etching Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 하부 금속배선의 측벽의 일부를 노출시킨 후 노출되는 부위에 도전성 물질로 스페이서를 형성함으로써 상하부 금속배선 간의 접촉면적을 향상시킬 수 있으며, 이로 인하여 금속배선의 신뢰성을 향상시켜 반도체 소자의 특성을 개선시킬 수 있는 금속배선 형성방법이 개시된다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 상하부 금속배선 간의 접촉저항을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 상기 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 상기 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 상기 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 연속적으로 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다.
그러나, 이러한 다양한 다마신 공정에서는 하부 금속배선과 상부 금속배선의 접촉시 도 7에 도시된 바와 같이 오정렬(mis align)에 의한 기생 스페이서(원형안)가 발생되고 있다. 이러한 기생 스페이서는 층간 절연막(inter metal dielectric)의 건식식각시 자연스럽게 발생되며 상하부 금속배선 간의 접촉면적을 감소시키는 원인이 되고 있다. 이러한 현상은 0.09㎛이하의 테크놀로지(technology)에서는 비아홀의 지름이 0.16㎛가 되지 않고, 오버레이 마진(overlay margin)이 30㎚만 오정렬되는 경우 접촉되는 지름이 0.13㎛ 정도가 되므로 심각한 배선 신뢰성의 저하를 초래하게 된다.
따라서, 본 발명의 바람직한 실시예는 상하부 금속배선 간의 접촉저항을 개선시키는데 그 목적이 있다.
본 발명의 일측면에 따르면, 제1 층간절연막을 포함한 반도체 구조물층이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 층간절연막이 식각되고, 식각된 상기 제1 층간절연막이 매립되도록 하부 금속배선이 형성되는 단계와, 상기 하부 금속배선의 양측벽의 일부가 노출되도록 상기 제1 층간절연막이 리세스(recess)되는 단계와, 상기 단계에서 노출되는 상기 하부 금속배선의 양측벽에 스페이서가 형성되는 단계와, 전체 구조 상부에 제2 층간절연막이 증착되는 단계와, 상기 제2 층간절연막이 식각되고, 식각된 상기 제2 층간절연막이 매립되도록 상부 금속배선이 형성되는 단계를 포함하는 금속배선 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 6에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동이한 구성요소이다.
도 1을 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(10)이 제공된다. 여기서, 상기 반도체 구조물층은 트랜지스터, 메모리 셀, 캐패시터, 접합층 및 도전층 등이 포함될 수 있다. 이후, 상기 반도체 구조물층 상에는 후속 트렌치(미도시) 형성공정시 식각정지층(etch stop layer)(이하, '제1 식각정지층'이라 함)(12)이 증착된다.
이어서, 상기 제1 식각정지층(12) 상에는 저유전 물질로, 예컨대, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(14)이 증착된다. 일반적으로, 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불소 함유량을 조절하여 그 제어가 가능하다.
이어서, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 코팅된 후, 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 제1 층간절연막(14)의 일부가 노출되는 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다.
이어서, 상기포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식 또는 습식방식으로 실시하여 노출되는 제1 층간절연막(14) 및 제1 식각정지층(12)이 패터닝된다. 이로써, 반도체 기판(10)의 일부가 노출되는 트렌치가 형성된다. 이후, 상기 포토레지스트 패턴은 스트립 공정(strip)을 통해 제거된다.
이어서, 상기 트렌치 내부면(즉, 내측면과 저면)에 확산방지막(이하, '제1 확산방지막'이라 함)(16)이 형성된다. 예컨대, 제1 확산방지막(16)은 후속 제1 하부 금속배선(18)의 원자가 제1 층간절연막(14)으로 확산되는 것을 방지하기 위하여 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
이어서, 상기 트렌치가 매립되도록 제1 하부 금속배선(18)이 형성된다. 상기 제1 하부 금속배선(18)은 구리 금속층 대신에 Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 이루어진 금속층으로 형성될 수도 있다. 이때, 제1 하부 금속배선(18)은 전기도금 방식을 이용하여 형성할 수도 있다. 예컨대, 전기도금 방식을 이용하여 구리 금속층이 증착될 경우에는 구리 금속을 증착한 후, 어닐링 공정(annealing)을 실시하여 상기 구리 금속층이 결정화되어 형성된다.
도 2를 참조하면, 도 1에서 제1 하부 금속배선(18)이 형성된 후 전체 구조 상부에는 제2 확산방지막(20)이 형성된다. 이때, 제2 확산방지막(20)은 300Å 내지 1000Å의 두께로 형성된다. 이후, 전체 구조 상부에는 PETEOS, USG 또는 FSG로, 또는 저유전 물질로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제2 층간절연막'이라 함)(22)이 증착된다. 이후, 제2 층간절연막(22) 상에는 후속 제1 트렌치(30)를 형성하기 위한 식각공정시 식각정지층으로 기능하는 트렌치 식각정지층(이하, '제2 식각정지층'이라 함)(24)이 증착될 수 있다. 이때, 제2 식각정지층(24)은 SiC, SiN 또는 SiON 등으로 형성될 수 있다. 이후, 제2 식각정지층(24) 상에는 제2 층간절연막(22)과 동일한 저유전 물질들 중 어느 하나를 이용하여 절연막(이하, '제3 층간절연막'이라 함)(26)이 증착된다. 여기서, 제2 및 제3 층간절연막(22 및 26)의 총 두께는 6000Å 내지 18000Å가 되도록 한다. 한편, 제3 층간절연막(26) 상에는 캡핑층(capping layer; 미도시)이 형성될 수 있다. 이때, 상기 캡핑층은 질화막, 질산화막 또는 SiC 등과 같이 탄소가 함유된 탄화막을 적어도 단층 또는 이 들이 복합구조로 이루어질 수 있다.
이어서, 선비아방식 또는 후비아방식으로 듀얼 다마신 공정을 실시하여 제1 비아홀(28)과 제2 트렌치(30)가 형성된다. 상기 선비아방식은 포토리소그래피 공정을 실시하여 우선적으로 제3 층간절연막(26), 제2 식각정지층(24) 및 제2 층간절연막(22)을 순차적으로 식각하여 제1 비아홀(28)이 형성된다. 그런 다음, 포토리소그래피 공정을 실시하여 제3 층간절연막(26) 및 제2 식각정지층(24)을 식각하여 제1 비아홀(28)보다 폭이 넓은 제1 트렌치(30)가 형성된다. 후비아방식은 포토리소그래피 공정을 실시하여 우선적으로 제3 층간절연막(26) 및 제2 식각정지층(24)을 식각하여 제1 트렌치(30)가 형성된다. 그런 다음, 포토리소그래피 공정을 실시하여 제2 층간절연막(22)을 식각하여 제1 트렌치(30)보다 폭이 좁은 제1 비아홀(20)이 형성된다.
한편, 도 2에 도시된 바와 같이 제2 식각정지층(24)은 제1 트렌치(30)와 동일한 폭으로 패터닝될 수 있고, 반도체 소자의 특성 및 공정상의 편의를 고려하여 설계시 제1 비아홀(28)과 동일한 폭으로 패터닝될 수도 있다. 또한, 제2 확산방지막(20)은 반도체 소자의 특성 및 공정상의 편의를 고려하여 제1 비아홀(28) 형성공정시 일부가 제 1 하부 금속배선(18) 상에 잔재되도록 식각되거나, 제1 하부 금속배선(18)이 노출되도록 식각될 수도 있다.
도 3을 참조하면, 도 2에서 제1 비아홀(28) 및 제2 트렌치(30)이 형성된 후, 이 들의 내부면(즉, 내측면과 저면)에는 확산방지막(이하, '제3 확산방지막'이라 함)(32)이 형성된다. 예컨대, 제3 확산방지막(32)은 후속 제2 하부 금속배선(34)의 구리원자가 제2 층간절연막(22) 또는 제3 층간절연막(26)으로 확산되는 것을 방지하기 위하여 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성될 수 있다.
이어서, 상기 제1 비아홀(28) 및 제1 트렌치(30)가 매립되도록 전체 구조 상부에 구리 금속층이 증착된다. 여기서, 구리 금속층은 전기도금 방식을 이용하여 증착될 수도 있다. 즉, 구리 금속층은 제3 확산방지막(32)의 상에 구리 금속물질로 시드층(미도시)이 형성된 후 상기 시드층을 시드(seed)로 하여 시드층 상에 구리 금속물질이 증착됨으로써 형성된다.
이어서, CMP(Chemical Mechanical Polishing) 방식을 이용한 평탄화 공정을 실시하여 제1 비아홀(28) 및 제1 트렌치(30)가 매립되도록 구리 금속층이 평탄화되어 제2 하부 금속배선(34)이 형성된다. 상기 제2 하부 금속배선(34) 역시 구리 금속층 대신에 Al, Pt, Pd, Ru, St, Rh 및 Co 중 어느 하나로 이루어진 금속층으로 형성될 수도 있다.
도 4를 참조하면, 도 3에서 제2 하부 금속배선(34)이 형성된 후, 제3 층간절연막(26)은 BOE(Bufferd Oxide Etchant) 용액을 이용한 습식식각공정을 통해 리세스(recess; 원형안)된다. 이때, 상기 습식식각공정을 통해 제3 층간절연막(26)이 리세스되는 정도는 50Å 내지 1500Å가 된다. 이러한 결과는 상기 습식식각공정시 제2 하부 금속배선(34)을 이루는 구리 금속층이 BOE 용액에 대한 강한 식각저항 특성을 나타내기 때문이다. 이러한 과정을 통해 제2 하부 금속배선(34)의 양측벽의 일부가 노출된다. 도 4에는 제3 확산방지막(32)이 식각되어 제2 하부 금속배선(34)의 일부가 노출되도록 도시되어 있으나, 이는 일례로서, 제3 확산방지막(32)이 제2 하부 금속배선(34)에 잔류되거나, 일부만 제거될 수도 있다.
도 5를 참조하면, 전체 구조 상부에는 스페이서용 물질(미도시)이 증착된다. 이때, 상기 스페이서용 물질은 Ti, TiN, Ta, TaN, W 및 Al 등과 같이 10-3/ohm.m 이상의 전기 전도도를 갖는 금속물질을 사용하는 것이 바람직하다. 또한, 상기 스페이서용 물질은 50Å 내지 300Å의 두께로 증착되는 것이 바람직하다. 그런 다음, 식각마스크없이 블랭켓(blanket) 방식으로 건식식각공정을 실시하여 스페이서(36)가 형성된다. 이때, 상기 건식식각공정은 BCl3, Cl2, SF6, HBr 등의 할로겐 족 원소가 포함된 가스를 주(main) 가스로 하고, N2, O2, Ar 또는 He 등의 첨가가스를 이용한다. 이 과정을 통해 상기 스페이서(36)는 도 4에서 노출되는 제2 하부 금속배선(34)의 양측벽에 형성된다.
한편, 스페이서(36)가 형성된 후, 상기 건식식각공정시 생성되는 부산물로 인한 금속배선 간의 브릿지(bridge)가 발생되는 것을 방지하기 위하여 세정공정이 실시될 수 있다. 이때, 세정공정은 HF, BOE 또는 SC-1(NH4OH/H2O2/H2
O) 용액이 사용될 수 있다.
도 6을 참조하면, 도 3 및 도 4에서 진행된 공정을 반복적으로 실시하여 전체 구조 상부에는 제4 확산방지막(38), 제4 층간절연막(40), 제3 식각정지층(42), 제5 층간절연막(44), 제2 비아홀(미도시), 제2 트렌치(미도시), 제5 확산방지막(46) 및 상부 금속배선(48)이 형성된다. 상기에서 설명한 바와 같이, 상부 금속배선(48) 형성공정은 도 3 및 도 4에서 설명된 제2 하부 금속배선(34)과 동일한 공정으로 형성될 수 있다.
지금까지 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법은 제1 트렌치(30)와 제2 비아홀 간의 적층 오정렬이 발생될 경우 도전성 물질인 스페이서(36)를 통해 이를 보상함으로써 제2 비아홀을 형성하기 위한 제4 층간 절연막(40) 식각공정의 마진(margin)을 확보할 수 있다. 또한, 오정렬에 의한 제2 하부 금속배선(34)과 상부 금속배선(48) 간의 기생 스페이서를 방지되고, 이에 따라, 제2 하부 금속배선(34)과 상부 금속배선(48) 간의 접촉면적이 감소되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 상하부 금속배선 간의 접촉면적을 향상시킬 수 있으며, 이로 인하여 금속배선의 신뢰성을 향상시켜 반도체 소자의 특성을 개선시킬 수 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 7은 종래기술에서 발생되는 기생 스페이서를 설명하기 위하여 도시한 TEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 제1 식각정지층
14 : 제1 층간절연막 16 : 제1 확산방지막
18 : 제1 하부 금속배선 20 : 제2 확산방지막
22 : 제2 층간절연막 24 : 제2 식각정지층
26 : 제3 층간절연막 28 : 제1 비아홀
30 : 제1 트렌치 32 : 제3 확산방지막
34 : 제2 하부 금속배선 36 : 스페이서
38 : 제4 확산방지막 40 : 제4 층간절연막
42 : 제3 식각정지층 44 : 제5 층간절연막
46 : 제5 확산방지막 48 : 상부 금속배선
Claims (9)
- (a) 제1 층간절연막을 포함한 반도체 구조물층이 형성된 반도체 기판이 제공되는 단계;(b) 다마신 공정으로 상기 제 1 층간 절연막이 패터닝되고, 패터닝된 상기 제 1 층간 절연막이 매립되도록 구리 금속층이 형성되어 하부 금속배선이 형성되는 단계;(c) 상기 하부 금속배선의 양측벽의 일부가 노출되도록 BOE를 이용한 습식 식각 공정을 통해 상기 제 1 층간 절연막이 리세스(recess)되는 단계;(d) 상기 (c) 단계에서 노출되는 상기 하부 금속배선의 양측벽에 스페이서가 형성되는 단계;(e) 전체 구조 상부에 제2 층간절연막이 증착되는 단계; 및(f) 상기 제2 층간절연막이 식각되고, 식각된 상기 제2 층간절연막이 매립되도록 상부 금속배선이 형성되는 단계를 포함하는 금속배선 형성방법.
- 삭제
- 제 1 항에 있어서,상기 (c) 단계에서 리세스되는 상기 제1 층간절연막의 두께가 50Å 내지 1500Å인 금속배선 형성방법.
- 제 1 항에 있어서,상기 스페이서용 물질이 Ti, TiN, Ta, TaN, W 및 Al 중 어느 하나로 형성되는 금속배선 형성방법.
- 제 1 항에 있어서,상기 스페이서용 물질이 적어도 10-3/ohm.m 이상의 전기 전도도를 갖는 금속물질로 형성되는 금속배선 형성방법.
- 제 1 항에 있어서,상기 스페이서용 물질이 50Å 내지 300Å의 두께로 증착되는 금속배선 형성방법.
- 제 1 항에 있어서,상기 스페이서는 블랭켓 방식으로 건식식각공정을 통해 형성되는 금속배선 형성방법.
- 제 7 항에 있어서,상기 건식식각공정이 BCl3, Cl2, SF6, HBr의 할로겐 족 원소가 포함된 가스를 주 가스로 하고, N2, O2, Ar 또는 He의 첨가가스를 사용하는 금속배선 형성방법.
- 제 1 항에 있어서,상기 (d) 단계후 상기 스페이서 형성공정시 생성되는 부산물로 인한 금속배선 간의 브릿지가 발생되는 것을 방지하기 위하여 세정공정이 실시되는 단계를 더 포함하는 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0044937A KR100539443B1 (ko) | 2003-07-03 | 2003-07-03 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0044937A KR100539443B1 (ko) | 2003-07-03 | 2003-07-03 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050004671A KR20050004671A (ko) | 2005-01-12 |
| KR100539443B1 true KR100539443B1 (ko) | 2005-12-27 |
Family
ID=37219306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0044937A KR100539443B1 (ko) | 2003-07-03 | 2003-07-03 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100539443B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695995B1 (ko) * | 2005-12-21 | 2007-03-16 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
| KR100799077B1 (ko) * | 2006-12-11 | 2008-01-28 | 동부일렉트로닉스 주식회사 | 금속 배선 및 그 형성 방법 |
| KR20220034337A (ko) | 2020-09-11 | 2022-03-18 | 삼성전자주식회사 | 반도체 장치 |
-
2003
- 2003-07-03 KR KR10-2003-0044937A patent/KR100539443B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050004671A (ko) | 2005-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7365009B2 (en) | Structure of metal interconnect and fabrication method thereof | |
| KR20000008021A (ko) | 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법 | |
| JP2005340808A (ja) | 半導体装置のバリア構造 | |
| US6030896A (en) | Self-aligned copper interconnect architecture with enhanced copper diffusion barrier | |
| US7217663B2 (en) | Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof | |
| KR20050069591A (ko) | 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법 | |
| KR100454128B1 (ko) | 금속간 절연막 패턴 및 그 형성 방법 | |
| JP5178025B2 (ja) | 半導体メモリ素子の製造方法 | |
| KR100539444B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100539443B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| TW202303759A (zh) | 內連線結構的形成方法 | |
| KR101021176B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101005737B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101103550B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100613283B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR101005738B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR20000072897A (ko) | 반도체 장치의 제조 방법 | |
| KR100587140B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100784074B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR101138082B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100539446B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
| KR100712817B1 (ko) | 반도체 장치 및 그 형성 방법 | |
| KR20030015703A (ko) | 다층 배선 절연막 구조체 및 그 형성 방법 | |
| KR20030001978A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20020049373A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 15 |