KR100712817B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치 반도체 기판, 반도체 기판 위에 형성되어 있으며 반도체 기판을 노출하는 비아를 포함하는 제1 층간 절연막, 비아를 통해 반도체 기판과 연결되는 플러그, 제1 층간 절연막 위에 형성되어 있으며 플러그와 접촉하는 금속 배선, 금속 배선에 의해 지지되며 제1 층간 절연막 위에 떠 있는 제2 층간 절연막을 포함한다.
다마신, 금속배선, 반도체

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD OF THEREOF}
도 1은 본 발명의 한 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 6는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7 내지 도 11은 본 발명의 한 실시예에 따른 반도체 장치의 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 기생 용량(capacitance)으로 인한 RC(resistance capacitance)에 의한 지연이 발생하여 반도체 소자의 고속화를 방해한다. 그리고 누설 전류 증가로 인해서 전력 소모량이 증가한다.
이러한 신호 지연을 감소시키기 위하여 알루미늄 배선 대신에 구리를 이용하고 있다. 그러나 종래의 배선보다 점점 선폭이 좁아지고 이에 따른 배선과 배선 사이의 기생 용량이 증가하여 구리 배선이라도 신호 지연이 발생한다.
이러한 RC 지연을 해소하기 위해서 저유전율(low-k)물질을 사용하여 배선과 배선 사이의 절연막을 형성하고 있으나, 소자가 미세화 되면서 더욱 낮은 저유전율을 필요로 하고 있다.
따라서 층간 절연막 내에 저유전율 물질보다 더욱 유전율이 낮은 기공(air gap)을 형성하는 방법이 제안되었다.
그러나 기공을 포함하는 구조는 기공을 포함하지 않는 절연막에 비해서 구조가 복잡하고 공정이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 기공을 포함하는 절연막을 용이하게 형성하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치 반도체 기판, 반도체 기판 위에 형성되어 있으며 반도체 기판을 노출하는 비아를 포함하는 제1 층간 절연막, 비아를 통해 반도체 기판과 연결되는 플러그, 제1 층간 절연막 위에 형성되어 있으며 플러그와 접촉하는 금속 배선, 금속 배선에 의해 지지되며 제1 층간 절연막 위에 떠 있는 제2 층간 절연막을 포함한다.
플러그와 금속 배선은 동일한 물질로 형성되어 있을 수 있다.
제2 층간 절연막 제1 층간 절연막을 노출하는 절개부를 가질 수 있다.
절개부의 지름은 160~200nm일 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 반도체 기판 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 비아를 형성하는 단계, 비아를 채우는 플러그를 형성하는 단계, 제1 층간 절연막 위에 감광막을 형성하는 단계, 감광막을 노광 및 현상하여 플러그를 노출하는 트렌치를 형성하는 단계, 트렌치를 채우는 금속 배선을 형성하는 단계, 금속 배선 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막에 감광막을 노출하는 절개부를 형성하는 단계, 절개부를 통해 감광막을 제거하는 단계를 포함한다.
감광막은 금속배선보다 300~500Å 정도 더 두껍게 형성할 수 있다.
절개부의 지름은 160~200nm로 형성할 수 있다.
상기한 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치의 제조 방법은 반도체 기판 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 비아를 형성하는 단계, 층간 절연막 위에 감광막을 형성하는 단계, 감광막을 노광 및 현상하여 비아를 노출하는 트렌치를 형성하는 단계, 비아 및 트렌치를 채우는 금속 배선을 형성하는 단계, 금속 배선 위에 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막에 감광막을 노출하는 절개부를 형성하는 단계, 절개부를 통해 감광막을 제거하는 단계를 포함한다.
감광막은 금속배선보다 300~500Å 정도 더 두껍게 형성할 수 있다.
절개부의 지름은 160~200nm로 형성할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 제1 층간 절연막(106)이 형성되어 있다.
기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있다. 식각 정지막(104)은 SiN 등으로 이루어지며, 제1 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
제1 층간 절연막(106)에는 기판(100)의 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있다.
제1 층간 절연막(106) 위에는 비아(V)를 통해 하부 도전체(102)를 전기적으로 연결하는 플러그(108)가 형성되어 있다. 그리고 플러그(108) 위에는 플러그(108)와 접촉하고 있는 금속 배선(110)이 형성되어 있다. 플러그(108)는 하부 도전체(102)와 금속 배선(110)을 연결하기 위한 것으로 텅스텐 등으로 형성한다.
금속 배선(110) 위에는 제2 층간 절연막(112)이 형성되어 있다. 제2 층간 절연막(112)은 제1 층간 절연막(106) 위로 돌출된 금속 배선(110)과 접촉하고 있으나 제1 층간 절연막(106)과는 접촉하지 않는다. 따라서 제2 층간 절연막(112)은 금속 배선(110)에 의해 지지되어 제1 층간 절연막(106) 위에 떠 있는 상태이다. 따라서 제2 층간 절연막(112)과 제1 층간 절연막(108) 사이는 빈공간(E)이다.
그리고 제2 층간 절연막(112)은 제1 층간 절연막(106)을 노출하는 절개부(P)를 포함한다.
이처럼 제1 층간 절연막(106)과 제2 층간 절연막(112) 사이에 빈공간이 존재하여 반도체 장치의 유전율을 감소시켜 기생 용량이 줄어들게 된다. 제2 층간 절연막(112)은 SiN등과 같은 물질로 형성할 수 있다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 4와 기설명한 도 1을 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
먼저 도 2에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102), 제1 층간 절연막(106)을 적층한다.
이후 선택적 식각 공정으로 비아(V)를 형성한다. 이후 비아(V)를 텅스텐 등의 금속으로 채워서 플러그(108)를 형성한다.
다음 도 3에 도시한 바와 같이, 제1 층간 절연막(106) 위에 감광막(PR)을 형성하고 노광 및 현상하여 비아(V)를 노출하는 트렌치(T)를 형성한다. 이때, 감광막(PR)은 형성하고자 하는 금속 배선의 두께보다 300~500Å정도 더 두껍게 형성한다.
다음 도 4에 도시한 바와 같이, 트렌치(T)를 채우도록 금속을 증착하여 금속층을 형성한다. 그리고 연마로 기판(100)을 평탄화하여 금속 배선(110)을 형성한다.
다음 도 5에 도시한 바와 같이, 금속 배선(110) 위에 제2 층간 절연막(112)을 형성한다. 그리고 제2 층간 절연막(112) 위에 감광막 패턴을 형성한 후 제2 층간 절연막(112)을 식각하여 감광막(PR)을 노출하는 절개부(P)를 형성한다. 절개부(P)의 지름은 160~200nm 정도로 형성한다.
이후 도 1에 도시한 바와 같이, 애싱(ashing)으로 절개부(P)를 통해 노출된 감광막(PR)을 제거한다. 이때, 충분히 식각 시간을 길게하여 제2 층간 절연막(112) 아래의 감광막(PR)도 함께 제거한다.
도 6는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 6에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102) 및 제1 층간 절연막(106)이 형성되어 있다.
기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있다. 식각 정지막(102)은 SiN 등으로 이루어지며, 제1 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
제1 층간 절연막(106)에는 기판(100)의 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있다.
제1 층간 절연막(106) 위에는 비아(V)를 통해 하부 도전체(102)를 전기적으로 연결하는 장벽층(barrier metal)(108)과 금속 배선(110)이 형성되어 있다.
장벽층(108)은 금속 배선(110)의 금속 물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(110)의 접합성(adhesion)을 강화시킨다. 금속 배선(110)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
금속 배선(110) 위에는 제2 층간 절연막(112)이 형성되어 있다. 제2 층간 절연막(112)은 제1 층간 절연막(106) 위로 돌출된 금속 배선(110)과 접촉하고 있으나 제1 층간 절연막(106)과는 접촉하지 않는다. 따라서 제2 층간 절연막(112)은 금속 배선(110)에 의해 지지되어 제1 층간 절연막(106) 위에 떠 있는 상태이다. 따라서 제2 층간 절연막(112)과 제1 층간 절연막(106) 사이는 빈공간(E)이다. 그리고 제2 층간 절연막(112)은 제1 층간 절연막(106)을 노출하는 절개부(P)를 포함한 다.
이처럼 제1 층간 절연막(106)과 제2 층간 절연막(112) 사이에 빈공간이 존재하여 반도체 장치의 유전율을 감소시켜 기생 용량이 줄어들게 된다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 7 내지 11과 기설명한 도 1을 참조하여 설명한다.
도 7 내지 도 11은 본 발명의 한 실시예에 따른 반도체 장치의 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
먼저 도 7에 도시한 바와 같이, 기판(100) 위에 식각 정지막(102), 제1 층간 절연막(106)을 적층한다.
이후 선택적 식각 공정으로 비아(V)를 형성한다.
다음 도 8에 도시한 바와 같이, 제1 층간 절연막(106) 위에 감광막(PR)을 형성하고 노광 및 현상하여 비아(V)를 노출하는 트렌치(T)를 형성한다. 이때, 감광막(PR)은 형성하고자 하는 금속 배선의 두께보다 300~500Å정도 더 두껍게 형성한다.
다음 도 9에 도시한 바와 같이, 트렌치(T) 및 비아(V)의 내부에 금속막(108)을 형성하고, 금속막(108) 위에 금속막(108)에 의해 정의되는 트렌치 및 비아를 채우도록 구리를 증착하여 구리층을 형성한다.
이후 연마로 기판(100)을 평탄화하여 장벽층(108) 및 금속 배선(110)을 형성한다.
다음 도 10에 도시한 바와 같이, 금속 배선(110) 및 감광막(PR) 위에 제2 층 간 절연막(112)을 형성한다. 그리고 제2 층간 절연막(112) 위에 감광막 패턴을 형성한 후 제2 층간 절연막(112)을 식각하여 감광막(PR)을 노출하는 절개부(P)를 형성한다. 절개부(P)의 지름은 160~200nm 정도로 형성한다.
이후 도 6에 도시한 바와 같이, 애싱(ashing)으로 절개부(P)를 통해 노출된 감광막(PR)을 제거한다. 이때, 충분히 식각 시간을 길게하여 제2 층간 절연막(112) 아래의 감광막(PR)도 함께 제거한다.
이상 기술한 바와 같이 감광막을 이용하면 감광막을 용이하게 제거할 수 있으므로 감광막이 형성된 영역만큼의 빈공간이 형성된다.
따라서 용이하게 층간 절연막에 기공을 형성할 수 있어 유전율이 낮은 층간 절연막을 형성할 수 있으므로 RC 지연 등이 발생하지 않는 고품질의 반도체 장치를 제공할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있으며 상기 반도체 기판을 노출하는 비아를 포함하는 제1 층간 절연막,
    상기 비아를 통해 상기 반도체 기판과 연결되는 플러그,
    상기 제1 층간 절연막 위에 형성되어 있으며 상기 플러그와 접촉하는 금속 배선,
    상기 금속 배선에 의해 지지되며 상기 제1 층간 절연막 위에 떠 있는 제2 층간 절연막을 포함하며,
    상기 금속 배선이 형성되어 있지 않은 영역에서는 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이가 빈 공간으로 형성된 반도체 장치.
  2. 제1항에서,
    상기 플러그와 상기 금속 배선은 동일한 물질로 형성되어 있는 반도체 장치.
  3. 제1항에서,
    상기 제2 층간 절연막은 상기 제1 층간 절연막을 노출하는 절개부를 가지는 반도체 장치.
  4. 제3항에서,
    상기 절개부의 지름은 160~200nm인 반도체 장치.
  5. 반도체 기판 위에 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막에 비아를 형성하는 단계,
    상기 비아를 채우는 플러그를 형성하는 단계,
    상기 제1 층간 절연막 위에 감광막을 형성하는 단계,
    상기 감광막을 노광 및 현상하여 상기 플러그를 노출하는 트렌치를 형성하는 단계,
    상기 트렌치를 채우는 금속 배선을 형성하는 단계,
    상기 금속 배선 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막에 상기 감광막을 노출하는 절개부를 형성하는 단계,
    상기 절개부를 통해 상기 감광막을 제거하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에서,
    상기 감광막은 상기 금속배선보다 300~500Å 정도 더 두껍게 형성하는 반도체 장치의 제조 방법.
  7. 제5항에서,
    상기 절개부의 지름은 160~200nm로 형성하는 반도체 장치의 제조 방법.
  8. 반도체 기판 위에 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막에 비아를 형성하는 단계,
    상기 층간 절연막 위에 감광막을 형성하는 단계,
    상기 감광막을 노광 및 현상하여 상기 비아를 노출하는 트렌치를 형성하는 단계,
    상기 비아 및 트렌치를 채우는 금속 배선을 형성하는 단계,
    상기 금속 배선 위에 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막에 상기 감광막을 노출하는 절개부를 형성하는 단계,
    상기 절개부를 통해 상기 감광막을 제거하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에서,
    상기 감광막은 상기 금속배선보다 300~500Å 정도 더 두껍게 형성하는 반도체 장치의 제조 방법.
  10. 제8항에서,
    상기 절개부의 지름은 160~200nm로 형성하는 반도체 장치의 제조 방법
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990062003A (ko) * 1997-12-31 1999-07-26 김영환 반도체장치의 다층 금속배선 형성방법
KR20050005972A (ko) * 2003-07-08 2005-01-15 매그나칩 반도체 유한회사 반도체 소자의 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861332B2 (en) * 2002-11-21 2005-03-01 Intel Corporation Air gap interconnect method
KR100571391B1 (ko) * 2003-12-23 2006-04-14 동부아남반도체 주식회사 반도체 소자의 금속 배선 구조의 제조 방법
KR100853789B1 (ko) * 2006-11-27 2008-08-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990062003A (ko) * 1997-12-31 1999-07-26 김영환 반도체장치의 다층 금속배선 형성방법
KR20050005972A (ko) * 2003-07-08 2005-01-15 매그나칩 반도체 유한회사 반도체 소자의 제조방법

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