KR100268952B1 - 반도체소자의 금속 배선 형성방법 - Google Patents
반도체소자의 금속 배선 형성방법 Download PDFInfo
- Publication number
- KR100268952B1 KR100268952B1 KR1019970035146A KR19970035146A KR100268952B1 KR 100268952 B1 KR100268952 B1 KR 100268952B1 KR 1019970035146 A KR1019970035146 A KR 1019970035146A KR 19970035146 A KR19970035146 A KR 19970035146A KR 100268952 B1 KR100268952 B1 KR 100268952B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- insulation film
- forming
- via hole
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title abstract description 19
- 239000002184 metal Substances 0.000 title abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract description 15
- 238000000059 patterning Methods 0.000 abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 68
- 239000011229 interlayer Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체소자의 금속 배선 형성방법에 관한 것으로 특히, 다층 배선의 평탄도를 향상하기에 적당한 반도체소자의 금속 배선 형성방법에 관한 것이다. 이와 같은 반도체소자의 금속 배선 형성방법은 기판상에 제 1 전도층을 형성하는 단계, 상기 제 1 전도층상에 제 1 및 제 2 절연막을 차례로 형성하는 단계, 비아 홀형성영역을 정의하여 상기 비아 홀 형성영역의 제 2 절연막을 선택적으로 제거하는 단계, 상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계, 상기 비아 홀 형성영역을 포함하는 제 2 전도층 형성영역을 정의하여 제 2 전도층 형성영역의 상기 제 3 절연막을 선택적으로 제거하는 단계, 상기 비아 홀 형성영역의 상기 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계, 상기 비아 홀 및 제 3 절연막을 포함한 기판 전면에 제 2 전도층을 형성하는 단계, 상기 제 3 절연막의 상측면이 노출되도록 상기 제 2 전도층을 에치백하여 제 2 전도층 패턴을 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 금속 배선 형성방법에 관한 것으로 특히, 다층 배선의 평탄도를 향상하기에 적당한 반도체소자의 금속 배선 형성방법에 관한 것이다.
반도체소자가 점차로 고집적화, 다층화함에 따라 중요한 기술의 하나로 다층배선기술이 등장하게 되었는데 이와 같은 다층배선은 배선 패턴층과 절연막층(층간절연막)을 반도체 웨이퍼 위에 번갈아 겹쳐쌓는 구조로, 상하의 배선층은 층간절연막에 설치된 접속홀을 통해서 상호 접속된다.
반도체소자에서 다층배선이 필요한 이유는 교차배선을 가능하게 하여 회로설계의 자유도,집적도 그리고 배선 길이를 단축하여 배선이 수반하는 속도의 지연 시간을 짧게 하여 소자 동작 속도를 향상시키는 것 등이다.
이와 같은 다층배선 구조는 앞에서도 설명한 바와 같이 배선층과 절연층(층간절연막)을 번갈아 쌓아 올리는 것으로 층간절연막 등의 절연막은 절연 내압이 높고 유전율, 유전손실이 작을 것, 습기나 알카리 이온 오염 등의 침입을 방지할 것, 크랙이 발생하지 않은 것 등의 여러 조건을 만족하여야 한다.
또한, 배선재료에는 전류를 전송한다는 성질 이외에 미세한 배선 패턴을 저코스트로 효율적으로 제조하고 또한 장시간의 사용에 대해서 단선 등의 고장이 생겨서는 안된다는 것등 제조 및 신뢰성면에 대해 여러 가지 조건이 필요하다.
그와 같은 여러 조건은 염가의 고순도 재료, 전기전도율이 높을 것, 레지스트와의 선택비가 높을 것과 미세 가공이 가능할 것 등이다.
이하에서 첨부된 도면을 참조하여 종래 반도체소자의 금속 배선 형성방법을 설명하기로 한다.
도 1a 내지 도 1g는 종래 반도체소자의 금속 배선 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 기판(1)상에 제 1 전도층(2)을 형성한다.
도 1b에 나타낸 바와 같이, 상기 제 1 전도층(2)상에 제 1 산화막(3)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 제 1 산화막(3)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 제 1 전도층(2)의 상측면이 노출되는 비아 홀(via hole)(4)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 비아 홀(4)을 포함한 제 1 산화막(3) 전면에 제 2 전도층(5)을 형성한다.
도 1e에 나타낸 바와 같이, 상기 제 2 전도층(5)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 제 2 전도층 라인 형성영역을 정의하여 제 2 전도층 라인상에만 남도록 상기 감광막(PR)을 패터닝한다음, 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2 전도층(5)을 패터닝하여 제 2 전도층 패턴(5a)을 형성한다. 이때, 상기 제 2 전도층 패턴(5a)은 상기 제 1 전도층(2)과 교차(cross)하도록 형성한다.
도 1f에 나타낸 바와 같이, 상기 제 2 전도층 패턴(5a)을 포함한 상기 제 1 산화막(3)상에 제 2 산화막(6) 및 제 3 산화막(7)을 차례로 형성한다. 이때, 상기 제 2 산화막(6)은 TEOS(tetra-ethyl-orthosilicate)로 형성하고, 제 3 산화막(7)은 SOG(spin on glass)로 형성한다. 이때, 상기 SOG는 TEOS에 비하여 유동성이 우수하여 상기 제 2 전도층 패턴(5a)사이의 골을 채우기 쉽고 평탄하게 형성된다.
도 1g에 나타낸 바와 같이, 상기 제 3 및 제 2 산화막(7)(6)에 대한 평탄화공정을 실시하여 제 2 전도층 패턴(5a)의 상측면을 노출시킨다. 그다음, 전면에 제 4 산화막(8)을 형성한다.
종래 반도체소자의 금속 배선 형성방법에 있어서는 하부 전도층상에 산화막을 사이에 두고 상부 전도층을 형성한다음 전면을 펑탄화시키는 공정시 제 2, 제 3 및 제 4 산화막을 평탄화하여야 하므로 공정이 복잡하여 금속 배선의 평탄성이 저하될수 있는 가능성이 높은 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 금속 배선 형성방법의 문제점을 해결하기 위하여 안출한 것으로 상부 전도층을 형성하기전에 상부 전도층 형성영역의 측면에 미리 절연층을 형성하여 평탄화공정을 단순화시키고 평탄성을 향상시킨 반도체소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 반도체소자의 금속 배선 형성공정 단면도
도 2a 내지 도 2g는 본 발명 반도체소자의 금속 배선 형성공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 제 1 전도층
13 : 제 1 절연막 14 : 제 2 절연막
15 : 제 3 절연막 16 : 비아 홀
17a : 제 2 전도층 패턴 18 : 제 4 절연막
본 발명에 따른 반도체소자의 금속 배선 형성방법은 기판상에 제 1 전도층을 형성하는 단계, 상기 제 1 전도층상에 제 1 및 제 2 절연막을 차례로 형성하는 단계, 비아 홀형성영역을 정의하여 상기 비아 홀 형성영역의 제 2 절연막을 선택적으로 제거하는 단계, 상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계, 상기 비아 홀 형성영역을 포함하는 제 2 전도층 형성영역을 정의하여 제 2 전도층 형성영역의 상기 제 3 절연막을 선택적으로 제거하는 단계, 상기 비아 홀 형성영역의 상기 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계, 상기 비아 홀 및 제 3 절연막을 포함한 기판 전면에 제 2 전도층을 형성하는 단계, 상기 제 3 절연막의 상측면이 노출되도록 상기 제 2 전도층을 에치백하여 제 2 전도층 패턴을 형성하는 단계 포함한다.
이와 같은 본 발명 반도체소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명 반도체소자의 금속 배선 형성공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 기판(11)상에 제 1 전도층(12)을 형성한다. 이때, 상기 제 1 전도층(12)은 도면상에 상세히 도시되지는 않았지만 도면상에서 수평한 방향으로 패터닝된 제 1 전도층(12)패턴이다.
도 2b에 나타낸 바와 같이, 상기 제 1 전도층(12)상에 제 1 및 제 2 절연막(13)(14)을 차례로 형성한다. 이때, 상기 제 1 절연막(13)은 산화물로 형성하고, 제 2 절연막(14)은 질화물로 형성한다. 즉, 식각선택비가 다른 절연물로 형성한다.
도 2c에 나타낸 바와 같이, 비아 홀 형성영역을 정의하여 비아 홀 형성영역의 상기 제 2 절연막(14)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 제 1 절연막(13)의 상측면을 노출시킨다. 이어서, 상기 노출된 제 1 절연막(13)의 상측면을 포함한 제 2 절연막(14) 전면에 제 3 절연막(15)을 형성한다. 이때, 상기 제 3 절연막(15)은 제 2 절연막(14)과 식각선택비가 다른 물질로 형성하며, 바람직하게는 산화물로 형성한다.
도 2d에 나타낸 바와 같이, 상기 제 3 절연막(15)상에 감광막(PR)을 도포한다음 노광 및 현상공정으로 제 2 전도층 라인 형성영역을 정의하여 상기 감광막(PR)을 패터닝한다. 이때, 상기 제 2 전도층 라인 형성영역은 우선적으로 상기 비아 홀 형성영역의 상측 및 그에 인접한 제 2 절연막(14)의 상측과, 도면상에 도시되지는 않았지만 또 다른 비아 홀 및 그에 인접한 제 2 절연막(14)의 상측이다.
도 2e에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 3 절연막(15)을 선택적으로 제거한다. 이어서, 상기 제 2 절연막(14)이 선택적으로 제거되어 상기 제 1 절연막(13)의 상측면이 노출된 부분을 계속해서 식각하여 비아 홀(16)을 형성하여 제 1 전도층(12)의 상측면을 부분적으로 노출시킨다. 이때, 상기 제 3 절연막(15)이 선택적으로 제거된 부분은 제 2 전도층 패턴이 형성될 부분이다. 그리고, 상기 제 2 절연막(14)은 제 1 및 제 3 절연막(13)(15)과 식각선택비가 다르므로 제 3 및 제 1 절연막(15)(13)에 대한 식각공정시 에치스토퍼로서의 역할을 한다.
도 2f에 나타낸 바와 같이, 상기 비아 홀(16) 및 제 2 절연막(14)을 포함한 제 3 절연막(15) 전면에 제 2 전도층(17)을 형성한다.
도 2g에 나타낸 바와 같이, 상기 제 3 절연막(15)의 상측면이 노출되도록 상기 제 2 전도층(17)을 에치백하여 제 3 절연막(15)사이에 제 2 전도층 패턴(17a)을 형성한다. 이어서, 상기 제 2 전도층 패턴(17a)을 포함한 제 3 절연막(15)상에 제 4 절연막(18)을 형성하여 본 발명 반도체소자의 다층 배선 공정을 완료한다. 이때, 상기 제 4 절연막(18) 형성공정후 평탄화공정이 필요없음을 알 수 있다.
본 발명에 따른 반도체소자의 금속 배선 형성방법에 있어서는 하부 전도층상의 비아 홀을 통해 상부 전도층을 형성하는 공정이, 미리 형성된 절연막사이에 형성한후 에치백하는 공정으로 이루어지므로, 상부 전도층 형성후에 추가로 평탄화공정이 필요없어 불량발생 가능성 또한 없으므로 다층 금속 배선의 평탄성이 향상되고, 신뢰도 역시 향상되는 효과가 있다.
Claims (2)
- 기판상에 제 1 전도층을 형성하는 단계;상기 제 1 전도층상에 제 1 및 제 2 절연막을 차례로 형성하는 단계;비아 홀형성영역을 정의하여 상기 비아 홀 형성영역의 제 2 절연막을 선택적으로 제거하는 단계;상기 제 2 절연막을 포함한 전면에 제 3 절연막을 형성하는 단계;상기 비아 홀 형성영역을 포함하는 제 2 전도층 형성영역을 정의하여 제 2 전도층 형성영역의 상기 제 3 절연막을 선택적으로 제거하는 단계;상기 비아 홀 형성영역의 상기 제 1 절연막을 선택적으로 제거하여 비아 홀을 형성하는 단계;상기 비아 홀 및 제 3 절연막을 포함한 기판 전면에 제 2 전도층을 형성하는 단계;상기 제 3 절연막의 상측면이 노출되도록 상기 제 2 전도층을 에치백하여 제 2 전도층 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 상기 제 1 및 제 3 절연막과 식각선택비가 다른 물질로 형성함을 특징으로 하는 반도체소자의 금속 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035146A KR100268952B1 (ko) | 1997-07-25 | 1997-07-25 | 반도체소자의 금속 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035146A KR100268952B1 (ko) | 1997-07-25 | 1997-07-25 | 반도체소자의 금속 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990011892A KR19990011892A (ko) | 1999-02-18 |
| KR100268952B1 true KR100268952B1 (ko) | 2000-10-16 |
Family
ID=19515699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970035146A KR100268952B1 (ko) | 1997-07-25 | 1997-07-25 | 반도체소자의 금속 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268952B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201994A (ja) * | 1994-01-06 | 1995-08-04 | Sony Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-07-25 KR KR1019970035146A patent/KR100268952B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201994A (ja) * | 1994-01-06 | 1995-08-04 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990011892A (ko) | 1999-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100268952B1 (ko) | 반도체소자의 금속 배선 형성방법 | |
| KR940002757B1 (ko) | 바이폴라형 반도체장치 | |
| KR20010017903A (ko) | 듀얼다마신 배선 형성방법 | |
| KR20020065792A (ko) | 콘택의 설치 밀도를 높일 수 있는 반도체 장치 형성방법 | |
| KR19980024991A (ko) | 다층 배선의 제조방법 | |
| JP3999940B2 (ja) | 半導体装置の製造方法 | |
| KR100358570B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100313604B1 (ko) | 반도체장치의 절연층 평탄화 방법 | |
| KR100223914B1 (ko) | 다층배선 형성방법 | |
| KR0144418B1 (ko) | 반도체소자의 콘택 플러그 및 그 제조방법 | |
| KR100246101B1 (ko) | 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법 | |
| KR20030015703A (ko) | 다층 배선 절연막 구조체 및 그 형성 방법 | |
| KR100249389B1 (ko) | 비아 홀의 형성 방법 | |
| KR100366612B1 (ko) | 평탄화된필드절연막을갖는반도체장치의제조방법 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100193889B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| KR100262009B1 (ko) | 반도체장치의 제조 방법 | |
| KR100410810B1 (ko) | 반도체장치의다층금속배선형성방법 | |
| JP2574910B2 (ja) | 半導体装置の製造方法 | |
| KR100223283B1 (ko) | 반도체 소자의 금속층 형성방법 | |
| KR0179707B1 (ko) | 반도체 장치의 다층 배선구조 및 그 제조방법 | |
| KR0172725B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
| KR100763670B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100524917B1 (ko) | 반도체 소자의 금속 배선간 절연막 및 그 형성방법 | |
| KR20000045910A (ko) | 반도체 소자의 퓨즈 박스 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050620 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |