KR940002757B1 - 바이폴라형 반도체장치 - Google Patents
바이폴라형 반도체장치 Download PDFInfo
- Publication number
- KR940002757B1 KR940002757B1 KR1019900017526A KR900017526A KR940002757B1 KR 940002757 B1 KR940002757 B1 KR 940002757B1 KR 1019900017526 A KR1019900017526 A KR 1019900017526A KR 900017526 A KR900017526 A KR 900017526A KR 940002757 B1 KR940002757 B1 KR 940002757B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- wiring
- wiring layer
- hole
- layers
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000010410 layer Substances 0.000 claims description 121
- 239000011229 interlayer Substances 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 52
- 230000008569 process Effects 0.000 description 27
- 238000005530 etching Methods 0.000 description 17
- 238000013461 design Methods 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 230000002159 abnormal effect Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910018125 Al-Si Inorganic materials 0.000 description 5
- 229910018520 Al—Si Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910018182 Al—Cu Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제1a 내지 c도는 다층배선구조를 얻기 위한 종래의 방법을 공정별로 도시해 높은 단면도.
제2a 내지 c도는 본 발명의 방법에 따른 다층배선구조 형성방법의 공정별 단면도.
제3도는 종축에 여유, 횡축에 공정을 취하여 양자의 관계를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 열산화막 2,11 : 반도체기판
3,12 : 제1배선층 4,13 : 제1층간절연물층
5,14 : 제1관통구멍 6,15 : 제2배선층
7,17 : 제2관통구멍 9,16 : 제2층간절연물층
8,18 : 제3배선층
[산업상의 이용분야]
본 발명은 집적회로소자 또는 트랜지스터 등과 같은 반도체소자의 배선구조에 관한 것으로, 특히 다층배선소자에 적합한 것에 관한 것이다.
[종래의 기술 및 그 문제점]
종래예로서 일반적인 2층배선공정에 의해 얻어지는 3층배선을 갖춘 바이플라트랜지스터에 대해 그 요부(要部)를 나타낸 제1a∼c도를 참조하여 설명한다.
공지의 열산화법에 의해 열산화막(1)이 형성된 제1도전형을 나타내는 실리콘반도체기판(2)에는 제2도전형의 불순물층을 도입ㆍ확산하여 능동 및 수동층의 한쪽 혹은 양쪽(도시하지 않음)을 포토리소그래피( Photo Lithography) 기술을 이용하여 형성하고, 더욱이 이 능동 및 수동층의 한쪽 또는 양쪽에 전기적으로 접속되는 제1배선층(3)을 형성한다. 이 형성에 즈음해서는, 공지의 스퍼터(Sputter)법, 포토리소그래피법 및 RIE(Reactive Ion Etching)법에 의해 예컨대 두께 1.0㎛의 Aℓ -Si 층을 제1배선층(3)으로서 설치한다.
또한, 상기 공정후, 통상의 플라즈마 CVD(Chemical Vapour Deposition)법과 레지스트 에치백(Resist Etch- back)법에 의해 1.5㎛두께의 제1층간절연물층(4)을 형성한다.(이하, 이 제1층간절연물층(4)인 플라즈마 산화규소를 P-산화규소로 약칭(略稱)하기로 한다) 더욱이, 일반적인 포토리소그래피법 및 RIE법에 의해 소정의 패턴을 갖는 제1관통구멍(5)을 형성한다[제1a도참조].
이 일련의 공정을 반복함으로서 제2배선층(6) 및 제2관통구멍(7)을 제1b도에 나타낸 바와 같이 형성하고, 마지막으로 상기 제1배선층(3)과 동일한 수순으로 두께가 1.0㎛정도인 Aℓ-Cu로 이루어진 제3배선층(8)을 제1c도에 나타낸 바와 같이 형성하여, 일반적인 다층배선공정에 의해 3층배선구조를 완성한다.
최근과 같이 집적도가 높은 집적회로소자의 대규모 집적회로소자(Large Scale Integrated Circuit)에 종래의 2층배선접속이 채용하는 것이 일반적이지만, 보다 고집적화에 의해 복잡한 회로구성에 따라 3층 또는 4층의 배선구조가 필요하게 되고 있는 것이 현재의 상황이다.
그런데, 제1층간절연물층(4)의 표면에는 제1a도에 나타낸 바와 같이 1층째의 배선[제1배선층(3)]의 단부에 기인하는 단차가 있다. 그렇지만, 이 단차는 상술한 레지스트 에치백법에 의해 충분히 평탄화시킬수가 있다. 이 때문에, 제1층간절연물층(4)상에 2층째의 배선[제2배선층(6)]을 형성함에 있어서 정합정밀도 및 패턴변환차를 고려한 설계여유(Margin)는 그다지 크게 하고 있지 않다.
이와 같은 종래예에 이용한 패턴에서는 그 설계여유를 0.60㎛로 일정하게 하고 있기 때문에, 종래의 3층배선구조의 소자[제1c도참조]에서는 제3층배선층(8)의 에칭시에 제2관통구멍(7)내의 일부와 제3배선층(8) 바로 아래의 제2배선층(6)의 일부가 제1c도에 A로서 나타낸 바와 같이 이상에칭(異常 etching)되게 된다. 이와 같은 이상상태가 존재하면, 관통구멍 저항이 증대하여 회로동작의 저하나 동작불량에 의한 수율의 저하는 물론 일렉트로 마이그레이션(electro migration)등에 의한 신뢰성의 저하가 발생하게 된다.
구체적으로는, 제1도에 도시된 종래기술에 있어서, 제3배선층(8)은 두께가 1.0㎛정도인 Aℓ-Cu로 이루어진 막을 제2층간절연막(9)상에 형성한 후에, 이 Aℓ-Cu막을 소정의 형상으로 패터닝(에칭)함으로써 형성된다. 그런데, 제2층간절연막(9)표면은 제1층간절연물층(4)표면보다이 크다. 따라서, 제1층간절연물층(4)보다 제2층간절연막(9)상 쪽이 패턴변화차가 커지게 된다. 이 때문에, 제1층간절연물층(4)상에 형성되는 제2배선층(6)과 동일한 설계여유를 이용하여 제2층간절연막(9)상에 위치해야 할 Aℓ-Cu막을 에칭하면, 제2층간절연먁(9)상의 패턴변환차가 설계여유보다 커지게 될 가능성이 있다. 제2층간절연막(9)상의 패턴변환차가 설계여유보다 커지게 되면, 본래 제2층간절연막(9)상에 위치해야 할 Aℓ-Cu막 에칭용의 마스크(레지스트패턴 등)의 단부(端部)가 제2관통구멍(7)상으로 어긋날 가능성이 있다. 이와같이 Aℓ-Cu막 에칭용 마스크(레지스트 패턴 등)의 단부가 제2관통구멍(7)상으로 어긋나면, Aℓ-Cu막의 에칭시에 제2관통구멍(7)아래의 제2배선층(6)도 연속하여 에칭되어 버리게 된다. 이것이, 제1c도에서의 A영역이 이상에칭되는 이유이다.
또 상술한 바와 같이, 제2관통구명(7)아래의 제2배선층(6)이 이상에칭되면, 이상에칭된 부분의 제2배선층(6)의 두께가 얇아지게 된다. 따라서, 제2배선층에 전류가 흐를 때의 전류밀도가 커지게 된다. 이와같이 배선의 전류밀도가 커지게 되면, 일렉트로 마이그레이션이 발생하기 쉬워지게 되는 것이다.
통상, 다층배선구조소자의 각 층의 설계에서는, 상층과 하층의 단차의 위치를 어긋나게 하는 것 등이 고려되고 있지 않기 때문에, 상층ㆍ하층의 단차에 겹쳐지는 부분이 발생하게 된다. 구체적으로, 제1배선층(3) 및 제2배선층(6)을 하층의 배선으로 하면, 제1도에 있어서 제1배선층(3)좌측의 단부와 제2배선층(6)좌측의 단부가 상하방향으로 겹쳐지게 된다. 본원 명세서에서는, 이와 같이 복수의 배선층의 단부가 상하방향으로 겹쳐져 있는 상태를 배선단차가 겹쳐져 있다고 설명하고 있다.
상술한 바와 같이, 하층측에서 복수의 배선층[예 : 제1배선층(3) 및 제2배선층(6)]의 단부가 상하방향으로 겹쳐지면(즉, 배선단차가 겹쳐지면), 그 위에 형성되는 충간절연막[예 : 제2층간절연막(9)]의 표면을 충분히 평탄화하는 것이 곤란하게 되어, 층간절연막의 표면의이 커지게된다. 즉, 층간절연막의 단차가 커지게 된다. 이와 같이 층간절연막의 표면의이 커지게 되면, 패턴변환차도 커지게 되기 때문에, 상술한 바와 같이 이상에칭 및 이것에 기인하는 일렉트로 마이그레이션 등의 문제가 발생할 가능성이 있다. 이와같은 문제를 해결하기 위해서는 복수의 배선층의 단부가 상하방향으로 겹쳐지지 않도록 함으로써(즉, 배선단차가 겹쳐지지 않도록 함으로써), 복수의 배선층상에 형성되는 층간절연막의 표면의을 작게 하는 것이 바람직하지만, 배선층의 배치설계가 복잡하게 되는 등의 이유 때문에 그 실현이 곤란하다.
또한, 상층의 층간절연물층에 발생하는 단차는 배선층수가 증가함에 따라 커지는 것이 확인되어 있다.
이 때문에, (a) 관통구멍 혹은 배선에 리소그래피공정을 실시할 때, 단차하부에서의 포토레지스트의 막두께가 두꺼워져서 오버노광량을 증가시킬 필요가 있다. 또, 일반적으로 단차부에서의 피에칭재는 외관상 두껍고, 단차가 증가하면 이 외관상의 막두께도 두꺼워지게 되어 에칭시의 오버에칭(Over Etching)량도 증가시킬 필요가 있기 때문에, 상층으로 갈수록 패턴변환차가 증대하게 된다.
(b) 이와 같은 오버에칭량이 증대하면, 정합마크부나 그 주변의 필드(Field)표면의 거칠어짐이 진행되어 정합어긋남이나 오차가 커지게 된다. 즉, 다이싱라인(Dicing Line)에 형성되는 Aℓ-Cu나 Aℓ- Si- Cu등으로 이루어진 정합마크의 하부에 있는 플라즈마 SiO(이하 P-SiO라칭함)나 Si면 등이 에칭수단인 RIE법에서 이용하는 염소계 래디컬(Radical)등에 의해 거칠어지게 되는 것이다.
[발명의 목적]
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 특히 다층배선소자에 따른 배선단차 등에 의한 영향을 피하기 위해 상층으로 갈수록 설계여유를 크게 설정해서, 회로동작불량, 일렉트로 마이그레이션 등을 발생시키는 이상에칭을 방지하여 수율이 높고 신뢰성이 우수한 바이폴라형 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 바이폴라형 반도체장치는, 제1도 전형을 나타내는 반도체기판과, 이 반도체기판에 제2도전형의 불순물을 도입ㆍ확산함으로써 형성되는 능동영역 및 수동영역의 한쪽 혹은 양쪽, 상기 반도체기판 표면을 피복하는 절연물층, 이 절여물층에 겹쳐지게 형성되는 배선층, 이 배선층을 피복하면서 형성되는 단일 또는 복수의 층간절연물층 및, 이것을 덮으면서 형성되는 다른 배선층을 구비하고서, 상기 절연물층 및 배선층보다 층간절연물층 및 다른 배선층의 한쪽 또는 양쪽을 여유을 갖고서 적층하는 점에 특징이 있다.
[적용]
본 발명에서는, 특히 3층이상의 다층배선소자를 형성할 때에 각층의 설계여유를 종래와 같이 일률적으로 설정하지 않고, 상층으로 갈수록 크게 설정하여 제조한 바이폴라형 반도체장치에 특징이 있다. 본 발명에서의 설계여유란 정합정밀도, 패턴치수의 변환차, 반도체기판의 휘어짐 및 면의 거칠어짐에 기인하는 정합어긋남이나 포커스마진(Focus Margin)을 파라미터로 하는 것이다.
이와 같은 수법에 의해 다층배선 프로세스로 3층이상의 다층배선을 형성할 수 있게 되어, 그 결과 관통구멍부분에서의 저항증가에 따른 불량도 없고, 일렉트로 마이그레이션에 대한 내성 등이 향상되어 미세화에 대응할 수 있는 신뢰성 높은 바이폴라형 반도체장치를 고수율로 용이하게 얻을 수 있게 된다.
[실시예]
이하, 본 발명에 따른 1실시예를 제2a 내지 c도 및 제3도를 참조하여 상세히 설명한다.
열산화규소막 예컨대 이산화규소막(10)이 피착된 실리콘반도체기판(11)의 표면에는 통상의 스퍼터링법, 포토리소그래피법 및 20%의 오버에칭을 실시하는 RIE법에 의해 소정 패턴의 제1배선층(12)으로서 1.0㎛ 두께의 Aℓ- Si를 퇴적한 후, 공지의 플라즈마 CVD법 및 레지스트 에치백법에 의해 1.5㎛ 두께의 P-SiO로 이루어진 제1층간절연물층(13)을 피복한다. 이어, 이 제1층간절연물층(13)에는 통상의 포토리소그래피법에 의해 소정 치수의 관통구멍 개구위치에 레지스트패턴을 설치하고, 더욱이 RIE법으로 소정의 에칭치수보다 20%정도의 오버에칭을 실시하는 방법으로서 절연물층에 C2F6, CHF3,SF6등의 불소계 가스를 사용하는 RIE법에 의해 개구(開口)하여 제1관통구멍(14)을 제2a도을 나타낸 바와 같이 설치한다.
이와 같이 하여 형성한 제1층간절연물층(13)상에는 상기와 동일한 수법에 의해 제2배선층(15)을 퇴적한다. 즉, 두께 1.0㎛의 Aℓ-Si에 대해 요구되는 치수보다 약 30%초과한 RIE법에 의한 에칭을 실시하여 패턴을 형성하고 나서, 플라즈마 CVD법 및 레지스트 에치백법에 의해 1.5㎛두께의 P-SiO로 이루어진 제2층간절연층(16)을 피복한다. 더욱이, 요구되는 치수보다 약 30%의 오버에칭을 제2층간절연층(16)에 실시하여 제2관통구멍(17)을 형성함으로써, 제2b도의 단면도를 얻는다.
이어, 제3배선층(18)의 형성공정으로 이행한다. 즉, 제2층간절연물층(16)에는 상기와 같이 스퍼터링법에 의해 두께 1.0㎛의 Al-Si를 퇴적하고 나서, 소정의 치수보다 약 30%초과한 RIE 법에 의한 에칭에 의해 제2c도에 나타낸 바와 같이 제3배선층(18)을 형성한다. 여기서, 제2b, c도에 나타낸 바와 같이 제1 및 제2관통구멍(14,17)에는, 제2, 제3배선층용 Aℓ-Si가 퇴적되고 다소 남은 공간에 제2층간절연물층(16)이나 온알루미늄 패시베이션층(On Aluminium Passivation Layer ; 도시하지 않음)등이 매립되게 된다.
이와 같이 형성한 다층배선에서는, 상기와 같이 정합정밀도, 패턴치수의 변환차, 마진, 반도체기판의 휘어짐 및 면의 거칠어짐을 파라미터로 하여 설계여유를 상층으로 갈수록 크게 해 놓게 되는 바, 이것을 제3도에 나타내었다. 이 제3도는 종축에 여유(㎛)를, 횡축에 공정을 취하여 양자의 관계를 나타낸 것으로, 원 및 사각의 표시에서는 A∼G공정에서 여유가 커지고 있는 대해, 삼각표시에서는 거의 평탄하게 되어 있어 설계여유가 커지지 않고 있음을 알 수 있다. 여기서는, 원표시가 본 발명, 사각이 실제로 필요하게 되는 여유, 그리고 삼각표시가 종래예를 나타내고 있다. 그리고, A : 제1배선층-제1관통구멍공정, B : 제1관통구멍-제2배선층공정, C : 제2배선층-제2관통구멍공정, D : 제2관통구멍-제3배선층공정, E : 제3배선층-제3관통구멍공정, F : 제3관통구멍-제4배선층공정, G : 제4배선층-패드개구공정에 해당한다.
상기 패시베이션층은 최종단의 배선층을 형성한 후에 설치되는 것으로, 질화규소, PSG(Phosphor Silicate Glass), P-SiO등이 단독 또는 복수층으로 형성된 절연물층이고, 패드개구공정은 이 패시베이션층에 실시되는 RIE공정을 이용한 본딩패드(Bonding Pad)를 형성하는 공정이다.
또한, 다층배선구조, 형성방법 및 재료에 대해서는 상기 실시예에 나타낸 것 이외의 것이어도 좋다. 또, 각 층의 설계여유의 구체적 수치에 대해서는, 제3도에 있는 바와 같이 상층으로 갈수록 크게 설계되어 다층배선구조나 프로세스에 있어서 적절한 값일 필요는 있다. 더욱이, 상층으로 갈수록 설계여유를 크게 하는 것은, 배선층과 절연물층의 어느 것이라도 좋다. 다층배선의 단수가 증가함에 딸 증가하는 기판의 휘어짐이나, 많이 이용되는 RIE법에 의한 정합마크의 거칠어짐에 기인하는 정합의 어긋남이나 포커스마진의 저하에도 대응할 수 있게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도록 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명은 다층배선구조 특히 2층배선 이상의 반도체소자에서는 설계여유를 상층으로 갈수록 크게 함으로써, 특히 관통구멍내의 Aℓ 또는 Aℓ 합금배선층의 이상에칭을 방지하여 이 관통구멍내의 커버리지(Coverage)를 개선한 것이다. 즉, a. 관통구멍내의 Aℓ 또는 Aℓ합금배선층의 이상에칭이 방지되므로, 관통구멍의 저항에 기인하는 불량이 없어져서 수율이 4∼7%향상되게 된다. b. 상기 이상에칭에 의한 관통구멍내의 도전경로가 감소되지 않기 때문에, 일렉트로 마이그레이션에 대한 내성이 향상되어 일렉트로 마이그레이션 수명이 20%정도 신장되게 된다. c. 상층으로 갈수록 커지는 면의 거칠어짐에 대처하고 있기 때문에, 정합이나 에칭의 우선처리가 불필요하게 되어 처리능력(Through Put)이 향상되게 된다.
d. 패턴설계의 변경만이 필요할 뿐 다층배선 프로세는 종래의 것을 그대로 사용할 수 있기 때문에 신규 프로세스의 개발이 필요치 않게 되고, 더욱이 프로세스 가격은 종래와 동등하기 때문에 수율이나 처리능력이 향상분만큼 가격을 삭감할 수 있게 된다.
Claims (1)
- 제1도전형을 나타내는 반도체기관(11)과, 이 반도체기관(11)에 제2도전형의 불순물을 도입·확산함으로써 형성되는 능동영역 및 수동영역의 한쪽 혹은 양쪽, 상기 반도체기관(11) 표면을 피복하는 절연물층(10), 이절연물층(10)에 겹쳐지게 형성되는 배선층(12), 이 배선층(12)을 덮으면서 형성되는 단일 또는 복수의 층간절물층(13,16) 및, 이 층간절연물층(13,16)을 덮으면서 형성되는 다른 배선층(15,18)을 구비하고서, 상기 절연물층(10) 및 배선층(12)보다 상층의 층간절연물층(13,16) 및 다른 배선층(15,18)의 한쪽 또는 양쪽을 여유를 갖고서 적층하는 것을 특징으로 하는 바이폴라형 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283942A JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
| JP1-283942 | 1989-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910008835A KR910008835A (ko) | 1991-05-31 |
| KR940002757B1 true KR940002757B1 (ko) | 1994-04-02 |
Family
ID=17672217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900017526A KR940002757B1 (ko) | 1989-10-31 | 1990-10-31 | 바이폴라형 반도체장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103287A (ko) |
| EP (1) | EP0426151B1 (ko) |
| JP (1) | JP2515408B2 (ko) |
| KR (1) | KR940002757B1 (ko) |
| DE (1) | DE69027508T2 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
| US5596226A (en) * | 1994-09-06 | 1997-01-21 | International Business Machines Corporation | Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module |
| US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
| TW200603287A (en) * | 2004-03-26 | 2006-01-16 | Ulvac Inc | Unit layer posttreating catalytic chemical vapor deposition apparatus and method of film formation therewith |
| JP2006339343A (ja) | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
| JPH02100341A (ja) * | 1988-10-06 | 1990-04-12 | Toshiba Corp | 半導体装置のパターン形成方法 |
| JP2508831B2 (ja) * | 1989-01-09 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
-
1989
- 1989-10-31 JP JP1283942A patent/JP2515408B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-30 US US07/605,357 patent/US5103287A/en not_active Expired - Lifetime
- 1990-10-31 DE DE69027508T patent/DE69027508T2/de not_active Expired - Fee Related
- 1990-10-31 EP EP90120903A patent/EP0426151B1/en not_active Expired - Lifetime
- 1990-10-31 KR KR1019900017526A patent/KR940002757B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69027508T2 (de) | 1996-12-12 |
| KR910008835A (ko) | 1991-05-31 |
| JPH03145734A (ja) | 1991-06-20 |
| US5103287A (en) | 1992-04-07 |
| DE69027508D1 (de) | 1996-07-25 |
| EP0426151B1 (en) | 1996-06-19 |
| EP0426151A2 (en) | 1991-05-08 |
| JP2515408B2 (ja) | 1996-07-10 |
| EP0426151A3 (en) | 1993-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| USRE41980E1 (en) | Semiconductor interconnect formed over an insulation and having moisture resistant material | |
| US6448649B1 (en) | Multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| US6989577B2 (en) | Semiconductor device having multiple insulation layers | |
| US20080042298A1 (en) | Semiconductor devices and methods of fabricating the same | |
| JPH10209273A (ja) | 半導体装置の製造方法 | |
| JP2000100938A (ja) | 半導体装置の多層配線構造 | |
| KR940002757B1 (ko) | 바이폴라형 반도체장치 | |
| US6445071B1 (en) | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof | |
| JP3124085B2 (ja) | 半導体装置 | |
| JPH05347360A (ja) | 多層配線構造およびその製造方法 | |
| KR100268952B1 (ko) | 반도체소자의 금속 배선 형성방법 | |
| JPH0917868A (ja) | 半導体集積回路装置の配線接続構造及びその製造方法 | |
| JPH06204345A (ja) | 半導体装置 | |
| JP3999940B2 (ja) | 半導体装置の製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPH06163721A (ja) | 半導体装置 | |
| JPH07283306A (ja) | 半導体装置およびその製造方法 | |
| JPH04188753A (ja) | 多層配線半導体装置 | |
| KR0169761B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH0851149A (ja) | 半導体装置およびその製造方法 | |
| JPS6043845A (ja) | 多層配線部材の製造方法 | |
| KR100193889B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| JPH0831929A (ja) | 半導体装置の製造方法 | |
| JPS60227440A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060331 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |