JP2515408B2 - バイポ−ラ型半導体装置 - Google Patents
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、集積回路素子またはトランジスタなどの個
別半導体素子の配線構造に係り、特に多層配線素子に好
適する。
別半導体素子の配線構造に係り、特に多層配線素子に好
適する。
（従来の技術） 従来例として一般的な２層配線工程により得られる３
層配線を有するバイポーラトランジスタについてその要
部を示す第１図ａ〜ｃを参照して説明する。公知の熱酸
化法により熱酸化膜１を形成した第１導電型を示すシリ
コン半導体基板２には、第２導電型の不純物層を導入・
拡散して能動及び受動層の一方もしくは双方（図示せ
ず）をフォトリングフラフィ（Photo Lithography）技
術を利用して設け、更にこの能動及び受動層の一方もし
くは双方に電気的に接続した第１配線層３を形成する。
この形成に当たっては、公知のスパッタ（sputter）
法、フォトリソグラフィ法及びRIE（Reactive Ion Etch
ing）法により例えば厚さ1.0μｍのAl−Si層を第１配線
層３として設ける。
層配線を有するバイポーラトランジスタについてその要
部を示す第１図ａ〜ｃを参照して説明する。公知の熱酸
化法により熱酸化膜１を形成した第１導電型を示すシリ
コン半導体基板２には、第２導電型の不純物層を導入・
拡散して能動及び受動層の一方もしくは双方（図示せ
ず）をフォトリングフラフィ（Photo Lithography）技
術を利用して設け、更にこの能動及び受動層の一方もし
くは双方に電気的に接続した第１配線層３を形成する。
この形成に当たっては、公知のスパッタ（sputter）
法、フォトリソグラフィ法及びRIE（Reactive Ion Etch
ing）法により例えば厚さ1.0μｍのAl−Si層を第１配線
層３として設ける。
更に、この工程後、通常のプラズマCVD（Chemical Va
pour Deposition）法とレジストエッチバック法により
1.5μｍ厚の第１層間絶縁物層４を形成するが、第１層
間絶縁物層４であるプラズマ酸化珪素を以後Ｐ−酸化珪
素と略称する。更に、一般的なフォトリソグラフィ法及
びRIE法により所定のパターンを持った第１バイアホー
ル（Via Hole）５を形成する（第１図ａ参照）。
pour Deposition）法とレジストエッチバック法により
1.5μｍ厚の第１層間絶縁物層４を形成するが、第１層
間絶縁物層４であるプラズマ酸化珪素を以後Ｐ−酸化珪
素と略称する。更に、一般的なフォトリソグラフィ法及
びRIE法により所定のパターンを持った第１バイアホー
ル（Via Hole）５を形成する（第１図ａ参照）。
この一連の工程を繰返すことにより第２配線層６及び
第２バイアホール７を第１図ｂに明らかにしたように形
成する。最後に、第３配線層３と同様な手順で厚さが1.
0μｍ程度のAl−Cuからなる第１配線層８を第１図ｃに
示すように形成して一般的な多層配線工程により３層配
線構造を完成する。
第２バイアホール７を第１図ｂに明らかにしたように形
成する。最後に、第３配線層３と同様な手順で厚さが1.
0μｍ程度のAl−Cuからなる第１配線層８を第１図ｃに
示すように形成して一般的な多層配線工程により３層配
線構造を完成する。
（発明が解決しようとする課題） 最近のように集積度の高い集積回路素子の大規模集積
回路素子（Large Scale Integrated Circuit）には、従
来の２層配線接続が採用されるのが一般的であるが、よ
り高集積化により複雑な回路構成に伴って３層または４
層の配線構造が必要になってきているのが現状である。
回路素子（Large Scale Integrated Circuit）には、従
来の２層配線接続が採用されるのが一般的であるが、よ
り高集積化により複雑な回路構成に伴って３層または４
層の配線構造が必要になってきているのが現状である。
ところで、第１図に示すように、素子における２層配
線構造に形成する段差は、１層目の配線に生ずるもので
あり、しかも十分に平坦化することができるので、第１
配線層、第１バイヤホール及び第２配線層共ほぼ同一の
値が得られるし、合せ精度、パターン変換差及びマージ
ン（Margine）の余裕は設計段階では、余り大きくして
いない。
線構造に形成する段差は、１層目の配線に生ずるもので
あり、しかも十分に平坦化することができるので、第１
配線層、第１バイヤホール及び第２配線層共ほぼ同一の
値が得られるし、合せ精度、パターン変換差及びマージ
ン（Margine）の余裕は設計段階では、余り大きくして
いない。
このような従来例に用いたパターンでは、この設計余
裕を0.60μｍ一定としているために、従来の３層配線構
造の素子（第１図ｃ参照）では、第３配線層８のエッチ
ング時に第２バイヤホール７内の一部と第３配線層８直
下の第２配線層６の一部が第１図ｃにＡとして示すよう
に異常エッチングされる。このような異常状態が存在す
ると、バイヤホール抵抗が増大して回路動作の低下や動
作不良による歩留りの低下更にエレクトロマイグレイシ
ョンなどによる信頼性の低下が発生する。
裕を0.60μｍ一定としているために、従来の３層配線構
造の素子（第１図ｃ参照）では、第３配線層８のエッチ
ング時に第２バイヤホール７内の一部と第３配線層８直
下の第２配線層６の一部が第１図ｃにＡとして示すよう
に異常エッチングされる。このような異常状態が存在す
ると、バイヤホール抵抗が増大して回路動作の低下や動
作不良による歩留りの低下更にエレクトロマイグレイシ
ョンなどによる信頼性の低下が発生する。
通常、多層配線構造素子の各層の設計では、上層と下
層の段差の位置をずらすことなどが考慮されていないた
め、上層・下層の段差に重なる部分が発生する。下層側
で２層以上の配線段差（例:1層目配線と２層目配線の段
差）が重なると、その上部では、上層の層間絶縁物層が
充分な平坦化ができず、大きな段差（例：第２層間絶縁
物層の段差）が生じる。また、上層の層間絶縁物層に発
生する段差は、配線層数が増すにつれて大きくなること
が確認されている。
層の段差の位置をずらすことなどが考慮されていないた
め、上層・下層の段差に重なる部分が発生する。下層側
で２層以上の配線段差（例:1層目配線と２層目配線の段
差）が重なると、その上部では、上層の層間絶縁物層が
充分な平坦化ができず、大きな段差（例：第２層間絶縁
物層の段差）が生じる。また、上層の層間絶縁物層に発
生する段差は、配線層数が増すにつれて大きくなること
が確認されている。
このために、（イ）バイヤホールあるいは配線にリソ
グラフィ工程を施す時の段差下部におけるフォトレジス
ト膜厚が大きく、オーバ露光量を増加する必要がある。
また、一般に段差部での被エッチング材は見掛け上厚
く、段差が増すとこの見掛け上の膜厚も大きくなり、エ
ッチング時のオーバエッチング（Over Etching）量も増
加する必要があるために、上層ほどパターン変換差が増
大してしまう。
グラフィ工程を施す時の段差下部におけるフォトレジス
ト膜厚が大きく、オーバ露光量を増加する必要がある。
また、一般に段差部での被エッチング材は見掛け上厚
く、段差が増すとこの見掛け上の膜厚も大きくなり、エ
ッチング時のオーバエッチング（Over Etching）量も増
加する必要があるために、上層ほどパターン変換差が増
大してしまう。
（ロ）このようなオーバエッチング量が増大すると、合
せマーク部やその周辺のフィールド（Field）表面の荒
れが進行し、合せずれやバラツキが大きくなる。と言え
るのは、ダイシングライン（Dicing Line）に形成するA
l−SiやAl−Si−Cuなどからなる合せマークの下地であ
るプラズマSiO（以後Ｐ−SiO）やSi面などがエッチング
手段であるRIE法で利用する塩素系ラジカル（Radical）
などにより荒らされることである。
せマーク部やその周辺のフィールド（Field）表面の荒
れが進行し、合せずれやバラツキが大きくなる。と言え
るのは、ダイシングライン（Dicing Line）に形成するA
l−SiやAl−Si−Cuなどからなる合せマークの下地であ
るプラズマSiO（以後Ｐ−SiO）やSi面などがエッチング
手段であるRIE法で利用する塩素系ラジカル（Radical）
などにより荒らされることである。
本発明はこのような事情により成されたもので、特
に、多層配線素子による配線段差などによる影響を避け
るため上層ほど計設余裕を大きく設定して、回路動作不
良、エレクトロマイグレイションなどを生ずる異常エッ
チングを防止して歩留りが高く信頼性の優れたバイポー
ラ型半導体装置を提供することを目的とするものであ
る。
に、多層配線素子による配線段差などによる影響を避け
るため上層ほど計設余裕を大きく設定して、回路動作不
良、エレクトロマイグレイションなどを生ずる異常エッ
チングを防止して歩留りが高く信頼性の優れたバイポー
ラ型半導体装置を提供することを目的とするものであ
る。
（課題を解決するための手段） 本発明に係るバイポーラ型半導体装置は、半導体基板
上に形成された配線層と、前記配線層を覆って形成され
た単一または複数の層間絶縁物層およびこれを覆って設
けられた他の配線層を具備し、前記配線層より上層の層
間層間絶縁物層が、合せ精度、パターン寸法変換差、マ
ージン、および半導体基板の反りおよび面荒れによるず
れ量などの和よりも大きく設定される設計余裕をもって
積層されることを特徴とするものである。
上に形成された配線層と、前記配線層を覆って形成され
た単一または複数の層間絶縁物層およびこれを覆って設
けられた他の配線層を具備し、前記配線層より上層の層
間層間絶縁物層が、合せ精度、パターン寸法変換差、マ
ージン、および半導体基板の反りおよび面荒れによるず
れ量などの和よりも大きく設定される設計余裕をもって
積層されることを特徴とするものである。
（作用） 本発明では特に、３層以上の多層配線素子を形成する
のに当たって、各層の設計余裕を従来のように一率に設
定するのでなく、上層程大きく設定して製造したバイポ
ーラ型半導体装置に特徴がある。本発明における設計余
裕とは、合せ精度、パターン寸法変換差、半導体基板の
反り及び面荒れに起因する合せズレやフォーカスマージ
ン（Focus Margin）をパラメータとするものである。
のに当たって、各層の設計余裕を従来のように一率に設
定するのでなく、上層程大きく設定して製造したバイポ
ーラ型半導体装置に特徴がある。本発明における設計余
裕とは、合せ精度、パターン寸法変換差、半導体基板の
反り及び面荒れに起因する合せズレやフォーカスマージ
ン（Focus Margin）をパラメータとするものである。
このような手法により従来の多層配線プロセスにより
３層以上の多層配線の形成が可能になり、その結果、バ
イヤホール部分における抵抗増加による不良もなく、エ
レクトロ・マイグレイション耐性などが向上して微細化
に対応した信頼性の高いバイポーラ型半導体装置が高歩
留りで容易に得られる。
３層以上の多層配線の形成が可能になり、その結果、バ
イヤホール部分における抵抗増加による不良もなく、エ
レクトロ・マイグレイション耐性などが向上して微細化
に対応した信頼性の高いバイポーラ型半導体装置が高歩
留りで容易に得られる。
（実施例） 以下本発明に係わる一実施例を第２図ａ〜ｃ及び第３
図を参照して説明する。
図を参照して説明する。
熱酸化珪素膜例えば二酸化珪素膜10が被着されたシリ
コン半導体基板11の表面には、通常スパッタリング法、
フォトリソグラフィ法及び20％のオーバエッチングも施
すRIE法により、所定のパターンの第１配線層12として
1.0μｍ厚のAl−Siを堆積後、公知のプラズマCVD法及び
レジスト・エッチング法により1.5μｍ厚のＰ−SiOから
なる第１層間絶縁物層13を被覆する。続いて、この第１
層間絶縁層13には、通常のフォトリソグラフィ法により
所定寸法のバイヤホール開口位置にレジストパターンを
設置し、更に第１層間絶縁物層13には、C2F6，CHF3及び
SF6などのフッ素ガスを使用するRIE法により、その厚さ
分のエッチングが終了するジャストエッチング時点まで
の時間の約30％分オーバー・エッチングする。言い換え
れば第１層間絶縁物層13の厚さの約1.3倍の厚さのエッ
チングを行って開口する。これにより第１バイヤホール
14が第２図ａに示すように設置される。
コン半導体基板11の表面には、通常スパッタリング法、
フォトリソグラフィ法及び20％のオーバエッチングも施
すRIE法により、所定のパターンの第１配線層12として
1.0μｍ厚のAl−Siを堆積後、公知のプラズマCVD法及び
レジスト・エッチング法により1.5μｍ厚のＰ−SiOから
なる第１層間絶縁物層13を被覆する。続いて、この第１
層間絶縁層13には、通常のフォトリソグラフィ法により
所定寸法のバイヤホール開口位置にレジストパターンを
設置し、更に第１層間絶縁物層13には、C2F6，CHF3及び
SF6などのフッ素ガスを使用するRIE法により、その厚さ
分のエッチングが終了するジャストエッチング時点まで
の時間の約30％分オーバー・エッチングする。言い換え
れば第１層間絶縁物層13の厚さの約1.3倍の厚さのエッ
チングを行って開口する。これにより第１バイヤホール
14が第２図ａに示すように設置される。
このようにして形成した第１層間絶縁物層13上には、
上記と同じような手法により第２配線層15を堆積する。
すなわち、厚さが1.0μｍのAl−Siを、RIE法等により、
その膜厚分のエッチングが終了するジャストエッチング
時点までの時間の約30％分オーバー・エッチングする。
言い換えれば被エッチング材料の厚さの約1.3倍の深さ
のエチッグを行ってパターンを形成する。次にプラズマ
CVD法及びレジスト・エッチバック法により1.5μｍ厚の
Ｐ−SiOからなる第２層間絶縁物層16を被覆する。更
に、第２層間絶縁物層16には、RIE法により、その厚さ
分のエッチングが終了するジャストエッチング時点まで
の時間の約30％分オーバー・エッチングする。言い換え
れば第２層間絶縁物での時間の約30％分オーバー・エッ
チングする。言い換えれば第２層間絶縁物層16の厚さの
約1.3倍の厚さのエッチングを行って、第２バイヤホー
ル17を形成して第２図ｂの断面図が得られる。
上記と同じような手法により第２配線層15を堆積する。
すなわち、厚さが1.0μｍのAl−Siを、RIE法等により、
その膜厚分のエッチングが終了するジャストエッチング
時点までの時間の約30％分オーバー・エッチングする。
言い換えれば被エッチング材料の厚さの約1.3倍の深さ
のエチッグを行ってパターンを形成する。次にプラズマ
CVD法及びレジスト・エッチバック法により1.5μｍ厚の
Ｐ−SiOからなる第２層間絶縁物層16を被覆する。更
に、第２層間絶縁物層16には、RIE法により、その厚さ
分のエッチングが終了するジャストエッチング時点まで
の時間の約30％分オーバー・エッチングする。言い換え
れば第２層間絶縁物での時間の約30％分オーバー・エッ
チングする。言い換えれば第２層間絶縁物層16の厚さの
約1.3倍の厚さのエッチングを行って、第２バイヤホー
ル17を形成して第２図ｂの断面図が得られる。
引続いて第３配線層18の形成工程に移る。即ち、第２
層間絶縁物層16には、上記のようにスパッタリング法に
より厚さ1.0μｍのAl−Siを堆積してから、厚さが1.0μ
ｍのAl−Siを、RIE法等により、その膜厚分のエッチン
グが終了するジャストエッチング時点までの時間の約30
％オーバー・エッチングする。言い換えれば被エッチン
グ材料の厚さの約1.3倍の深さのエッチングを行ってパ
ターンを形成する。このエッチング工程により第２図ｃ
に明らかにした第３配線層18を形成した。なお、第２図
ｂ、ｃに示したように第１及び第２のバイヤホール14、
17には、第２、３配線層用Al−Siが堆積されて多少残っ
た空間には、第２層間絶縁物層16やオン アル（On Alu
minium）パッシベイション（Passivation）層（図示せ
ず）などが埋込まれることになる。
層間絶縁物層16には、上記のようにスパッタリング法に
より厚さ1.0μｍのAl−Siを堆積してから、厚さが1.0μ
ｍのAl−Siを、RIE法等により、その膜厚分のエッチン
グが終了するジャストエッチング時点までの時間の約30
％オーバー・エッチングする。言い換えれば被エッチン
グ材料の厚さの約1.3倍の深さのエッチングを行ってパ
ターンを形成する。このエッチング工程により第２図ｃ
に明らかにした第３配線層18を形成した。なお、第２図
ｂ、ｃに示したように第１及び第２のバイヤホール14、
17には、第２、３配線層用Al−Siが堆積されて多少残っ
た空間には、第２層間絶縁物層16やオン アル（On Alu
minium）パッシベイション（Passivation）層（図示せ
ず）などが埋込まれることになる。
このように形成した多層配線では、上記のように合せ
精度、パターン寸法変換差、マージン、半導体基板の反
り及び面荒れをパラメータとして設計余裕を上層程大き
くしており、これを第３図に示した。この図は、縦軸に
余裕（μｍ）を、横軸に工程を採って両者の関係を示し
たものである。図中記号◇で示す線は、余裕の推移を表
している。つまり、Ａ工程：第１配線層12形成−Ｂ工
程：第１層間絶縁膜13に第１バイヤホール14形成−Ｂ′
工程：第２配線層15形成−Ｃ工程：第２層間絶縁膜16に
第２バイヤホール17形成の多層配線構造の工程が進むに
つれて大きな余裕が必要になることが示されている。各
工程は後述するＡ〜Ｇ工程に合せて表示した。
精度、パターン寸法変換差、マージン、半導体基板の反
り及び面荒れをパラメータとして設計余裕を上層程大き
くしており、これを第３図に示した。この図は、縦軸に
余裕（μｍ）を、横軸に工程を採って両者の関係を示し
たものである。図中記号◇で示す線は、余裕の推移を表
している。つまり、Ａ工程：第１配線層12形成−Ｂ工
程：第１層間絶縁膜13に第１バイヤホール14形成−Ｂ′
工程：第２配線層15形成−Ｃ工程：第２層間絶縁膜16に
第２バイヤホール17形成の多層配線構造の工程が進むに
つれて大きな余裕が必要になることが示されている。各
工程は後述するＡ〜Ｇ工程に合せて表示した。
その原因は、上層になる程、（イ）最上層の例えば第
２層間絶縁膜16には平坦化工程が行われるものの、完全
でないために僅かな段差残りが加算されるために、層間
絶縁膜上段差が増加する。（ロ）積層された層間絶縁膜
や配線層のストレスによる半導体基板11の反りの増加、
（ハ）配線の形成、平坦化工程、バイヤホール開口など
に要するエッチング工程の繰り返しにより、上層と下層
のパターン合せの基準になる“合せマーク”の面荒れす
ること等が複合かつ相乗することにより合せ精度が低下
する。ただし前記及び以下の説明は２層配線構造につい
ての考察である。
２層間絶縁膜16には平坦化工程が行われるものの、完全
でないために僅かな段差残りが加算されるために、層間
絶縁膜上段差が増加する。（ロ）積層された層間絶縁膜
や配線層のストレスによる半導体基板11の反りの増加、
（ハ）配線の形成、平坦化工程、バイヤホール開口など
に要するエッチング工程の繰り返しにより、上層と下層
のパターン合せの基準になる“合せマーク”の面荒れす
ること等が複合かつ相乗することにより合せ精度が低下
する。ただし前記及び以下の説明は２層配線構造につい
ての考察である。
つまり（イ）＋（ロ）＋（ハ）に伴い、上層と下層の
パターンのズレを考慮して合せ余裕が上層程必要にな
る。例えばＡ工程における該１配線層12の形成時例えば
0.15μｍ、Ｂ工程における第１層間絶縁膜13に第１バイ
ヤホール14形成時例えば0.20μｍ、Ｂ′工程における第
２配線層15パターン形成時例えば0.25μｍ、Ｃ工程にお
ける第２層間絶縁膜16に第２バイヤホール17形成時例え
ば0.30μｍとなる。
パターンのズレを考慮して合せ余裕が上層程必要にな
る。例えばＡ工程における該１配線層12の形成時例えば
0.15μｍ、Ｂ工程における第１層間絶縁膜13に第１バイ
ヤホール14形成時例えば0.20μｍ、Ｂ′工程における第
２配線層15パターン形成時例えば0.25μｍ、Ｃ工程にお
ける第２層間絶縁膜16に第２バイヤホール17形成時例え
ば0.30μｍとなる。
このパッシベイション層は、最終段の配線層を形成後
実施され、窒化珪素、PSG（Phosphor Silicate Glas
s）、Ｐ−SiOなどを単独または複数層で形成された絶縁
物層である。パッド開口工程は、このパッシベイション
層に施すRIE工程を利用したボンデイングパッド（Bondi
ng Pad）を形成する工程である。
実施され、窒化珪素、PSG（Phosphor Silicate Glas
s）、Ｐ−SiOなどを単独または複数層で形成された絶縁
物層である。パッド開口工程は、このパッシベイション
層に施すRIE工程を利用したボンデイングパッド（Bondi
ng Pad）を形成する工程である。
なお、多層配線構造、形成方法及び材料については、
上記実施例に示したもの以外でも良いことは、言うまで
もない。また、各層の設計余裕の具体的数値について
は、第３図にあるように上層程大きく設計されていて多
層配線構造やプロセスにとって適切な値である必要はあ
る。更に、上層設計余裕を大きくするのは、配線層と絶
縁物層のいずれでも良い。多層配線の段数が増えるに従
って増加する基板の反りや多用されるRIE法による合せ
マークの荒れに起因する合せズレやフォーカスマージン
の低下にも対応できる。
上記実施例に示したもの以外でも良いことは、言うまで
もない。また、各層の設計余裕の具体的数値について
は、第３図にあるように上層程大きく設計されていて多
層配線構造やプロセスにとって適切な値である必要はあ
る。更に、上層設計余裕を大きくするのは、配線層と絶
縁物層のいずれでも良い。多層配線の段数が増えるに従
って増加する基板の反りや多用されるRIE法による合せ
マークの荒れに起因する合せズレやフォーカスマージン
の低下にも対応できる。
また、（イ）の理由からエッチング時のオーバー量が
大きくなる（例えばAl膜を堆積すると見掛け上、段差部
の膜厚が厚くなるため、工程Ａ・第一の配線層12の形成
では20％、工程Ｃ・第二の配線層15の形成では30％）。
上記被エッチング材（Al−Si膜や層間絶縁膜など）のエ
ッチングのオーバー量が増加すること、選択比はあるも
のの（RIEではせいぜい３〜４）マスク材であるレジス
トもエッチングされて細っていく。このため、Alなどの
配線パターンは所望の寸法より細くなる（例えば工程Ａ
・第一の配線層12の形成では−0.2μｍ、工程Ｃ・第二
の配線層15の形成では−0.3μｍである）し、開口パタ
ーンは所望の寸法より大きくなる（例えば工程Ｂ・第一
の開口パターン14では＋0.1μｍ、工程Ｄ・第二の開口
パターン17では＋0.2μｍである）。
大きくなる（例えばAl膜を堆積すると見掛け上、段差部
の膜厚が厚くなるため、工程Ａ・第一の配線層12の形成
では20％、工程Ｃ・第二の配線層15の形成では30％）。
上記被エッチング材（Al−Si膜や層間絶縁膜など）のエ
ッチングのオーバー量が増加すること、選択比はあるも
のの（RIEではせいぜい３〜４）マスク材であるレジス
トもエッチングされて細っていく。このため、Alなどの
配線パターンは所望の寸法より細くなる（例えば工程Ａ
・第一の配線層12の形成では−0.2μｍ、工程Ｃ・第二
の配線層15の形成では−0.3μｍである）し、開口パタ
ーンは所望の寸法より大きくなる（例えば工程Ｂ・第一
の開口パターン14では＋0.1μｍ、工程Ｄ・第二の開口
パターン17では＋0.2μｍである）。
したがって所望の寸法を得るには、上記寸法変換差を
予め寸法余裕としてマスク寸法に考慮しておく必要があ
る。
予め寸法余裕としてマスク寸法に考慮しておく必要があ
る。
本発明における余裕は、上記した“合せ余裕”と“寸
法余裕”を考慮したものであるから、上層程工程が進む
につれ余裕を大きくする必要がある。又、第３図におけ
る丸及び四角印のプロットは、ほぼ平坦になっており、
設計余裕が大きくなっていることが明らかである。この
丸印が本発明、四角印が実際に必要となる余裕、そして
三角印が従来例を夫々示すものである。
法余裕”を考慮したものであるから、上層程工程が進む
につれ余裕を大きくする必要がある。又、第３図におけ
る丸及び四角印のプロットは、ほぼ平坦になっており、
設計余裕が大きくなっていることが明らかである。この
丸印が本発明、四角印が実際に必要となる余裕、そして
三角印が従来例を夫々示すものである。
そして、図に表示された工程は以下の工程に該当す
る。Ａ工程：第１配線層12形成、Ｂ工程：第１層間絶縁
膜13に第１バイヤホール14形成、Ｃ工程、第２配線層15
パターン形成、Ｄ工程：第２層間絶縁膜16に第２バイヤ
ホール17形成、Ｅ工程：第３配線層に第３バイヤホール
形成、Ｆ工程：第３バイヤホールに第４配線層形成、Ｇ
工程：第４配線層にパッド開口形成に該当する。
る。Ａ工程：第１配線層12形成、Ｂ工程：第１層間絶縁
膜13に第１バイヤホール14形成、Ｃ工程、第２配線層15
パターン形成、Ｄ工程：第２層間絶縁膜16に第２バイヤ
ホール17形成、Ｅ工程：第３配線層に第３バイヤホール
形成、Ｆ工程：第３バイヤホールに第４配線層形成、Ｇ
工程：第４配線層にパッド開口形成に該当する。
ただし、３配線及び４配線構造に関する詳細な説明は
割愛した。
割愛した。
本発明は多層配線構造特に２層配線以上の半導体素子
では、設計余裕を上層程大きくすることによって、特に
バイヤホール内のAlまたはAl合金配線層の異常エッチン
グを防止し、このバイヤホール内のカバレイジ（Covera
ge）を改善したものである。即ち、 イ．バイヤホール内のAlまたはAl合金配線層の異常エッ
チングが防止されるので、バイヤホール抵抗に起因する
不良がなくなり、歩留りが４〜７％向上する。
では、設計余裕を上層程大きくすることによって、特に
バイヤホール内のAlまたはAl合金配線層の異常エッチン
グを防止し、このバイヤホール内のカバレイジ（Covera
ge）を改善したものである。即ち、 イ．バイヤホール内のAlまたはAl合金配線層の異常エッ
チングが防止されるので、バイヤホール抵抗に起因する
不良がなくなり、歩留りが４〜７％向上する。
ロ．この異常エッチングによるバイヤホール内の導電経
路の減少がないために、エレクトロマイグレイション耐
性が向上してエレクトロマイグレイション寿命が20％程
度伸びる。
路の減少がないために、エレクトロマイグレイション耐
性が向上してエレクトロマイグレイション寿命が20％程
度伸びる。
ハ．上層程大きくなる面荒れに対処しているため、合せ
やエッチングの先行が不要になり、スループット（Thro
ugh Put）が向上する。
やエッチングの先行が不要になり、スループット（Thro
ugh Put）が向上する。
ニ．パターン設計の変更だけで、多層配線プロセスは、
従来のままで良いために新規プロセスの開発が必要な
く、更に、プロセスコストは、従来と同等であるため、
歩留りやスループットの向上だけコストの削減ができ
る。
従来のままで良いために新規プロセスの開発が必要な
く、更に、プロセスコストは、従来と同等であるため、
歩留りやスループットの向上だけコストの削減ができ
る。
第１図ａ〜ｃは、多層配線構造を得る従来方法の工程別
断面図、第２図ａ〜ｃは、本発明方法に係わる多層配線
構造形成方法の工程別断面図、第３図は、縦軸に余裕、
横軸に工程を採り、両者の関係を示す図面である。 １、10:熱酸化膜、２、11:半導体基板、３、12:第１配
線層、４、13:第１層間絶縁物層、５、14:第１バイヤホ
ール、６、15:第２配線層、７、17:第１バイヤホール、
９、16:第２層間絶縁物層、８、18:第３配線層。
断面図、第２図ａ〜ｃは、本発明方法に係わる多層配線
構造形成方法の工程別断面図、第３図は、縦軸に余裕、
横軸に工程を採り、両者の関係を示す図面である。 １、10:熱酸化膜、２、11:半導体基板、３、12:第１配
線層、４、13:第１層間絶縁物層、５、14:第１バイヤホ
ール、６、15:第２配線層、７、17:第１バイヤホール、
９、16:第２層間絶縁物層、８、18:第３配線層。
Claims (1)
- 【請求項１】半導体基板上に形成された配線層と、前記
配線層を覆って形成された単一または複数の層間絶縁物
層およびこれを覆って設けられた他の配線層を具備し、
前記配線層より上層の層間層間絶縁物層が、合せ精度、
パターン寸法変換差、マージン、および半導体基板の反
りおよび面荒れによるずれ量などの和よりも大きく設定
される設計余裕をもって積層されることを特徴とするバ
イポーラ型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283942A JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
| US07/605,357 US5103287A (en) | 1989-10-31 | 1990-10-30 | Multi-layered wiring structure of semiconductor integrated circuit device |
| EP90120903A EP0426151B1 (en) | 1989-10-31 | 1990-10-31 | Method of manufacturing a multi-layered wiring structure of semiconductor integrated circuit device |
| DE69027508T DE69027508T2 (de) | 1989-10-31 | 1990-10-31 | Verfahren zur Herstellung einer Mehrlagenverdrahtung für Halbleiter-integrierte Schaltung |
| KR1019900017526A KR940002757B1 (ko) | 1989-10-31 | 1990-10-31 | 바이폴라형 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283942A JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145734A JPH03145734A (ja) | 1991-06-20 |
| JP2515408B2 true JP2515408B2 (ja) | 1996-07-10 |
Family
ID=17672217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283942A Expired - Fee Related JP2515408B2 (ja) | 1989-10-31 | 1989-10-31 | バイポ−ラ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103287A (ja) |
| EP (1) | EP0426151B1 (ja) |
| JP (1) | JP2515408B2 (ja) |
| KR (1) | KR940002757B1 (ja) |
| DE (1) | DE69027508T2 (ja) |
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|---|---|---|---|---|
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
| US5596226A (en) * | 1994-09-06 | 1997-01-21 | International Business Machines Corporation | Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module |
| US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
| TW200603287A (en) * | 2004-03-26 | 2006-01-16 | Ulvac Inc | Unit layer posttreating catalytic chemical vapor deposition apparatus and method of film formation therewith |
| JP2006339343A (ja) * | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
| US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
| JPH02100341A (ja) * | 1988-10-06 | 1990-04-12 | Toshiba Corp | 半導体装置のパターン形成方法 |
| JP2508831B2 (ja) * | 1989-01-09 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
-
1989
- 1989-10-31 JP JP1283942A patent/JP2515408B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-30 US US07/605,357 patent/US5103287A/en not_active Expired - Lifetime
- 1990-10-31 EP EP90120903A patent/EP0426151B1/en not_active Expired - Lifetime
- 1990-10-31 KR KR1019900017526A patent/KR940002757B1/ko not_active IP Right Cessation
- 1990-10-31 DE DE69027508T patent/DE69027508T2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0426151A3 (en) | 1993-08-11 |
| KR940002757B1 (ko) | 1994-04-02 |
| KR910008835A (ko) | 1991-05-31 |
| US5103287A (en) | 1992-04-07 |
| DE69027508T2 (de) | 1996-12-12 |
| JPH03145734A (ja) | 1991-06-20 |
| EP0426151A2 (en) | 1991-05-08 |
| EP0426151B1 (en) | 1996-06-19 |
| DE69027508D1 (de) | 1996-07-25 |
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