JPH0982804A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH0982804A
JPH0982804A JP7262454A JP26245495A JPH0982804A JP H0982804 A JPH0982804 A JP H0982804A JP 7262454 A JP7262454 A JP 7262454A JP 26245495 A JP26245495 A JP 26245495A JP H0982804 A JPH0982804 A JP H0982804A
Authority
JP
Japan
Prior art keywords
layer wiring
hole
insulating film
interlayer insulating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7262454A
Other languages
English (en)
Other versions
JP2785768B2 (ja
Inventor
Kazuyuki Mizushima
和之 水嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7262454A priority Critical patent/JP2785768B2/ja
Priority to KR1019960039799A priority patent/KR100206676B1/ko
Priority to US08/714,564 priority patent/US5710462A/en
Publication of JPH0982804A publication Critical patent/JPH0982804A/ja
Application granted granted Critical
Publication of JP2785768B2 publication Critical patent/JP2785768B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 スルーホールを上下に直接接続する積層スル
ーホールを製造する際に、他のスルーホールとの開口深
さを等しくするためにドットパターンを設けているが、
その製造に際してフォトレジストや導体膜の剥がれが生
じ、製造歩留りが低下される。 【解決手段】 積層スルーホールの下側に形成される第
１スルーホール４は、その上端部が第１層間絶縁膜より
も突出されてその突部４ａの高さが第２層配線５の上面
高さと等しく形成されるので、ドットパターンを設けな
くとも第２層間絶縁膜７に形成する第２スルーホール９
の開口７ａの深さを、第２層配線５の存在する箇所と存
在しない箇所で等しくできる。これにより、ドットパタ
ーンの形成時におけるフォトレジストや導体膜の剥がれ
の発生が防止でき、信頼性のある製造歩留りの高い半導
体装置の製造が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は異なる配線層を電気
的に接続するスルーホールを備える半導体装置に関し、
特にスルーホールを積層構造とした半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、配線の制
約をいかにして少なくして配線性を向上させるかが課題
となっている。配線自由度向上の一手法としてコンタク
トまたはスルーホール上にスルーホールを重ねた積層構
造が効果的である。このようなコンタクトホールとスル
ーホールを上下に積層した構造、またはスルーホールと
スルーホールを上下に積層した構造を積層スルーホール
と称する。この積層スルーホールの手法では最下層のコ
ンタクトから最上層配線まで平面的に同一箇所で電気的
接続を得ることができるため、中間配線層の配線チャネ
ルの禁止領域を最小限に抑えられ、中間配線層を有効に
活用でき、高密度化が可能となる。
【０００３】図４は従来の積層スルーホールの製造工程
を示す図である。先ず、図４（ａ）のように、半導体基
板１１に所要の素子を形成し、かつ半導体基板１１の表
面に下地となる絶縁膜１１ａを形成した後、第１層配線
１２を所要パターンに形成する。次いで、第１層配線１
２を覆うように全面に第１層間絶縁膜１３をプラズマＣ
ＶＤ法で形成する。そして、次工程で形成する第２層配
線１５との電気的な接続を行う箇所に開口を設け、ここ
にタングステン等の導体を埋設して第１スルーホール１
４を形成する。
【０００４】次に、図４（ｂ）のように、前記第１層間
絶縁膜１３の上に第２層配線１５を所要パターンに形成
する。このとき、第２層配線１５が本来は形成されない
箇所ではあるが、後工程で形成する第３層配線１８に接
続する箇所の第１スルーホール１４上には、前記２層配
線１５の導体の一部を用いてドットパターン１５Ａを形
成する。このドットパターン１５Ａは第１スルーホール
１４の径寸法よりも若干大きく形成する。
【０００５】次に、図４（ｃ）のように、前記第２層配
線１５上の全面に第２層間絶縁膜１６をプラズマＣＶＤ
法で形成し、後工程で形成する第３層配線１８に前記第
２層配線１５が電気的に接続する箇所と、前記ドットパ
ターン１５Ａの箇所にそれぞれ開口１６ａを設け、ここ
にタングステン等の導体を埋設して第２スルーホール１
７を形成する。そして、前記第２層間絶縁膜１６上に第
３層配線１８を所要パターンに形成する。これにより、
第３層配線１８は、第２スルーホール１７を介して第２
層配線１５に接続され、また第２スルーホール１７を介
してドッドパターン１５Ａに接続され、さらに第１スル
ーホール１４を介して第１層配線１２に接続されること
になる。
【０００６】このように、第１スルーホール１４と第２
スルーホール１７とからなる積層スルーホールを採用す
ることで、第１層配線１２と第３層配線１８とを平面上
の１点箇所において接続することができ、特に第２層配
線１５の配線領域の制限を少なくし、第２層配線１５の
配線パターン設計を容易にし、かつ高密度化が実現でき
る。
【０００７】
【発明が解決しようとする課題】このような従来の積層
スルーホール構造では、第１スルーホール１４と第２ス
ルーホール１７との間にドットパターン１５Ａを介挿配
置しているが、このドットパターン１５Ａは、これが存
在していないと、図５に示すように、第２層配線１５が
存在する箇所と、存在していない箇所とでは第２層間絶
縁膜１６の膜厚が相違されることになる。このため、第
２スルーホール１７を形成する際の第２層間絶縁膜１６
の開口１６ａのエッチングの際に、第２層配線１５が存
在していない積層スルーホールの箇所では、必要とされ
るエッチング量が多くなり、この箇所が充分に開口する
までエッチングを行うと、第２層配線１５上の開口エッ
チングでは第２層配線１５の膜厚に相当する分だけオー
バエッチが行われることになり、ここで生じる反応生成
物のデポジション等が配線表面に付着する等してスルー
ホールの信頼性が低下されることになる。
【０００８】また、ドットパターンのような点状のパタ
ーンを形成する場合、通常の配線のようなラインとスペ
ースからなるパターンに比較してフォトリソグラフィに
おけるフォーカスマージンが小さくなる。このため、ド
ットパターンを形成する際は実際に配線として形成され
る最小幅よりも大きなパターンしか形成できないことに
なり、高集積化が困難になる。さらに、フォトレジスト
で形成したドットパターン用のマスクや、導体材料で形
成したドットパターンは下地材質との接触面積が小さい
ため密着性が悪く、ウェハプロセス途中で剥がれたり、
これが他の箇所に再付着したりすることがあり、所要の
箇所に所要のドットパターンを形成することが困難にな
り、半導体装置の製造歩留りを著しく損なうという問題
がある。本発明の目的は、ドットパターンを用いること
なく積層スルーホールを構成することが可能な半導体装
置とその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、積層スルーホ
ールにおいて、第１層間絶縁膜に形成する第１スルーホ
ールはその上端部が第１層間絶縁膜よりも突出されてそ
の上端部の高さが前記第２層配線の上面高さと等しく形
成されて第２スルーホールに接続される構成とする。
【００１０】また、本発明の製造方法は、本来の膜厚よ
りも第２層配線の膜厚に相当する厚さだけ厚く第１層間
絶縁膜を形成した上で、第１層間絶縁膜に開口を開設
し、かつ導体材料を充填して第１スルーホールを形成
し、その上で第１層間絶縁膜を第２層配線の膜厚に相当
する厚さだけエッチングして第１スルーホールの上端部
を第１層間絶縁膜よりも突出させた構成とし、しかる上
で第２層配線を形成し、さらに第２層間絶縁膜を形成し
た上で、第２スルーホール及び第３層配線を形成する工
程を含んでいる。
【００１１】
【発明の実施の形態次に、本発明の実施の
形態について図面を参照して説明する。図１及び図２は
本発明の第１の実施形態を製造工程順に示す断面図であ
る。先ず、図１（ａ）のように、半導体基板１に所要の
素子を形成し、かつその表面には下地絶縁膜１ａを形成
する。そして、この下地絶縁膜１ａ上にアルミニウムま
たはアルミニウム合金からなる第１層配線２を所要のパ
ターンに形成する。この第１層配線２の形成方法として
は、一般的に行われている方法、例えば前記した金属膜
を全面に形成した後、フォトレジストのマスクを所要パ
ターンに形成し、このフォトレジストマスクを利用して
金属膜を選択エッチングする方法が採用できる。 【００１２】次いで、プラズマＣＶＤ法によりシリコン
酸化膜からなる第１層間絶縁膜３を全面に形成する。こ
こで、形成する第１層間絶縁膜３は本来必要とされる膜
厚よりもその膜厚を大きくしておくことが肝要である。
すなわち、本来必要とされる膜厚に、次工程で形成され
る第２層配線５の膜厚を加えた膜厚に形成する。例え
ば、第１層配線２上における第１層間絶縁膜３の本来の
膜厚が１μｍ、第２層配線５の膜厚が０．５μｍと設定
するならば、ここで形成する第１層間絶縁膜３の膜厚は
第１層配線２上で１．５μｍとなるように設定する。
【００１３】しかる上で、前記第１層間絶縁膜３の所要
箇所を開口し、この開口内をタングステンで埋設する。
埋設法としては選択ＣＶＤ法、またはブランケットＣＶ
Ｄ法により全面にタングステンを成長した後にエッチバ
ックを行ってもよい。また、窒化チタンや窒化チタンと
チタンの積層膜をタングステン成長の前に形成してもよ
い。これにより、第１スルーホール４が形成される。
【００１４】次に、図１（ｂ）のように、第１スルーホ
ール４を構成するタングステンに対して第１層間絶縁膜
３を構成するシリコン酸化膜のエッチングレートが速い
条件で全面をエッチバックし、第１層間絶縁膜３を本来
の膜厚にまで薄くする。これにより、膜厚が低減された
分、第１スルーホール４を構成するタングステンの上端
部４ａが第１層間絶縁膜３の上面から突出され、突部が
形成される。したがって、このタングステンの突部４ａ
は次に形成する第２層配線５の膜厚と同程度の高さとな
る。なお、エッチバックの方法としては、ＣＦ4 及びＣ
ＨＦ3 ガスでのＲＩＥ法（リアクティブイオンエッチン
グ法）が適用される。
【００１５】次いで、図１（ｃ）のように、前記第１層
間絶縁膜３の上の全面にアルミニウムまたはアルミニウ
ム合金からなる配線導体膜５Ａを形成する。ここでは、
４５０℃での高温スパッタリングによりアルミニウム原
子の流動性を高め、スパッタリング後のアルミニウム表
面の高さが第１スルーホール４の突部４ａの高さと同じ
になるようにする。次いで、この配線導体膜５Ａの上に
形成しようとする第２層配線のパターンにフォトレジス
ト６を形成する。ここで、前記第１スルーホール４のう
ち、その直上に第２スルーホールを配置して積層スルー
ホールを形成する箇所にはフォトレジスト６のパターン
が形成されないようにする。
【００１６】そして、図２（ａ）のように、前記フォト
レジスト６をマスクに前記配線導体膜５Ａをエッチング
し、第２層配線５を形成する。ここで、配線導体５Ａが
アルミニウムまたはアルミニウム合金である場合、エッ
チングガスとしてＣＣｌ4 ，ＢＣｌ3 ，Ｃｌ2 またはそ
れらの混合ガスを用いることで、前記第１スルーホール
４を構成するタングステンとの選択比を持たせることが
でき、このタングステンがエッチングされることが防止
される。
【００１７】次いで、図２（ｂ）のように、プラズマＣ
ＶＤ法によるシリコン酸化膜を成長して第２層間絶縁膜
７を形成する。さらに、この第２層間絶縁膜７上に形成
したフォトレジスト８をマスクとして第２層間絶縁膜７
に開口７ａを設ける。この開口７ａは、第２層配線５上
と、前記第１スルーホール４の突部４ａ上に形成する。
このとき、各開口７ａにおける第２層間絶縁膜７の開口
深さ寸法は、それぞれ同じ寸法であるため、エッチング
すべき第２層間絶縁膜７の膜厚は等しく、したがって特
に第２層配線５上にオーバエッチングが生じることはな
い。このエッチング法としては、ＣＦ4 及びＣＨＦ3 ガ
スでのＲＩＥ法が適用できる。
【００１８】次に、図２（ｃ）のように、第２層間絶縁
膜７に設けた各開口７ａ内にそれぞれタングステンを埋
設し、第２スルーホール９が形成される。そして、前記
第２層間絶縁膜７上に第３層配線１０を所要のパターン
に形成することで多層配線構造が完成される。これによ
り、第３層配線１０は第２スルーホール９を介して第２
層配線５に接続され、或いは第２スルーホール９及び第
１スルーホール４からなる積層スルーホールによって第
１層配線２に接続されることになる。
【００１９】このように、この実施形態の半導体装置で
は、第１スルーホール４の上端部に第２層配線５と同じ
膜厚の突部４ａが存在しているため、ドットパターンを
形成しなくとも第２層間絶縁膜７に開口７ａを開設する
際のエッチング深さが、第２層配線５が存在する部分と
積層スルーホールとの部分とで同じとなる。したがっ
て、エッチングを単一管理すれば、各開口７ａを好適に
開設することができ、一部の開口においてオーバエッチ
ングが生じることはなく、オーバエッチングによって生
じるデポジションが発生することもない。これにより、
ドットパターンを形成することにより生じる問題、すな
わちドットパターンを形成するためのフォトレジストや
導体材料が不要となり、これらが剥がれることによって
生じる半導体装置の製造歩留りの低下を改善することが
可能となる。
【００２０】図３は本発明の第２の実施形態の工程の一
部の断面図である。図１（ｂ）までは、第１実施形態と
同様に形成した後、図３（ａ）のように、全面に通常の
スパッタ法、蒸着法等の方法で第２層の配線導体５Ｂを
全面に被着する。この形成方法では平坦性が確保されな
いため、同図のように、第１スルーホール４の突部４ａ
では第２層配線導体５Ｂはこの部分で突設された状態と
なる。
【００２１】しかる上で、図３（ｂ）のように、第２層
配線導体５Ｂの表面を機械的、あるいは化学機械的研磨
法により研磨し、少なくとも第１スルーホール４の突部
４ａの表面を露呈させ、かつ第２層配線導体５Ｂの表面
を平坦化する。その後、図１（ｃ）に示したと同様にフ
ォトレジストを利用して第２層配線導体５Ｂをエッチン
グすることで、第２層配線５が形成される。以下、図２
（ａ）〜（ｃ）の工程を行うことで、第１実施形態と同
様な半導体装置を得ることができる。
【００２２】この第２の実施形態においても、図には示
されないが、第１実施形態と同様に、第２層間絶縁膜７
のエッチング時に、第２層配線上と積層スルーホール上
とで第２層間絶縁膜のエッチング深さを等しくでき、ド
ットパターンを不要とし、製造歩留りの改善が可能とな
る。また、この実施形態では、第２層配線の膜厚は化学
機械的研磨で決まるため、第１スルーホールと第２層配
線導体の膜厚は所望の第２層配線の膜厚以上に設定して
おけばよく、プロセスの制御性が良いという利点があ
る。また、高温での導体スパッタや熱処理が不要であ
り、デバイス特性を劣化させることがないという利点も
ある。
【００２３】なお、前記第１及び第２の各実施形態で
は、本発明を３層配線に適用した例を示しているが、本
発明においてはその層数はこれに限られるものではな
く、４層以上の配線も可能である。また、積層スルーホ
ールとしてスルーホールとスルーホールを積層した例を
示しているが、前記各実施形態の一方のスルーホールを
コンタクトホールに置き換えれば、コンタクトホールと
スルーホールとを積層した積層スルーホールについても
同様に適用できる。
【００２４】
【発明の効果】以上説明したように本発明は、積層スル
ーホールの下側に形成される第１スルーホールは、その
上端部が第１層間絶縁膜よりも突出されてその上端部の
高さが第２層配線の上面高さと等しく形成されているの
で、ドットパターンを設けなくとも第２層間絶縁膜に形
成する第２スルーホールの開口深さを、第２配線の存在
する箇所と存在しない箇所で等しくでき、オーバエッチ
ングにより生じるデポジションの発生を防止することが
できる。これにより、ドットパターンの形成時における
フォトレジストや導体膜の剥がれの発生が防止でき、信
頼性のある製造歩留りの高い半導体装置の製造が可能と
なる。
【００２５】また、本発明の製造方法は、本来の膜厚よ
りも第２層配線の膜厚に相当する厚さだけ厚く第１層間
絶縁膜を形成した上で、第１層間絶縁膜に開口を開設
し、かつ導体材料を充填して第１スルーホールを形成
し、その上で第１層間絶縁膜を第２層配線の膜厚に相当
する厚さだけエッチングして第１スルーホールの上端部
を第１層間絶縁膜よりも突出させているので、ドットパ
ターンを設けなくとも、第１スルーホールの上端部の高
さを第２層配線の上面高さと等しくでき、ドットパター
ンが不要な積層スルーホールの製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を製造工程順に示す断
面図のその１である。
【図２】本発明の第１の実施形態を製造工程順に示す断
面図のその２のである。
【図３】本発明の第２の実施形態の工程一部を示す断面
図である。
【図４】従来の半導体装置を製造工程順に示す断面図で
ある。
【図５】従来の半導体装置の問題を説明するための断面
図である。
【符号の説明】
１ 半導体基板 １ａ 下地絶縁膜 ２ 第１層配線 ３ 第１層間絶縁膜 ４ 第１スルーホール ５ 第２層配線 ７ 第２層間絶縁膜 ７ａ 開口 ９ 第２スルーホール １０ 第３層配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１層間絶縁膜に設けた第１スルーホー
    ルにより第１層配線と第２層配線を接続し、第２層間絶
    縁膜に設けた第２スルーホールにより第２層配線と第３
    層配線を接続し、かつ前記第１スルーホールと第２スル
    ーホールを介して前記第１層配線と第３層配線とを接続
    した半導体装置において、前記第１スルーホールはその
    上端部の高さが前記第２層配線の上面高さと等しく形成
    されることを特徴とする半導体装置。
  2. 【請求項２】 第１スルーホールは第１層間絶縁膜に開
    設された開口内に導体材料を充填し、この導体材料の上
    端部を第１層間絶縁膜の上方に突出させてなる請求項１
    の半導体装置。
  3. 【請求項３】 第２層配線が存在しない領域の第２スル
    ーホールは第１スルーホールの上端部の直上に直接接触
    した状態で形成される請求項１または２の半導体装置。
  4. 【請求項４】 第１層配線を形成する工程と、この第１
    層配線を覆うように本来の膜厚よりも後記する第２層配
    線の膜厚に相当する厚さだけ厚く第１層間絶縁膜を形成
    する工程と、第１層間絶縁膜の必要箇所に前記第１層配
    線に達する開口を開設し、この開口内に導体材料を充填
    して第１スルーホールを形成する工程と、前記第１層間
    絶縁膜を第２層配線の膜厚に相当する厚さだけエッチン
    グする工程と、前記第２層間絶縁膜上に配線材料を平坦
    に形成し、かつこれをエッチングして第２層配線を形成
    する工程と、全面に第２層間絶縁膜を形成する工程と、
    前記第２層間絶縁膜に前記第２層配線及び第１スルーホ
    ールに達する開口を開設し、この開口内に導体材料を充
    填して第２スルーホールを形成する工程と、この第２ス
    ルーホールを含む必要領域に第３層配線を形成する工程
    を含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 第１層配線を形成する工程と、この第１
    層配線を覆うように本来の膜厚よりも後記する第２層配
    線の膜厚に相当する厚さだけ厚く第１層間絶縁膜を形成
    する工程と、第１層間絶縁膜の必要箇所に前記第１層配
    線に達する開口を開設し、この開口内に導体材料を充填
    して第１スルーホールを形成する工程と、前記第１層間
    絶縁膜を第２層配線の膜厚に相当する厚さだけエッチン
    グする工程と、前記第２層間絶縁膜上に配線材料を被着
    し、かつこれを表面が平坦になるように研磨して第２層
    配線を形成する工程と、全面に第２層間絶縁膜を形成す
    る工程と、前記第２層間絶縁膜に前記第２層配線及び第
    １スルーホールに達する開口を開設し、この開口内に導
    体材料を充填して第２スルーホールを形成する工程と、
    この第２スルーホールを含む必要領域に第３層配線を形
    成する工程を含むことを特徴とする半導体装置の製造方
    法。
JP7262454A 1995-09-14 1995-09-14 半導体装置の製造方法 Expired - Fee Related JP2785768B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7262454A JP2785768B2 (ja) 1995-09-14 1995-09-14 半導体装置の製造方法
KR1019960039799A KR100206676B1 (ko) 1995-09-14 1996-09-13 도트 패턴이 없는 다중층 배선 구조를 갖는 반도체 집적 회로 장치 및 그 제조 공정
US08/714,564 US5710462A (en) 1995-09-14 1996-09-16 Semiconductor integrated circuit device having multi-level wiring structure without dot pattern

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7262454A JP2785768B2 (ja) 1995-09-14 1995-09-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0982804A true JPH0982804A (ja) 1997-03-28
JP2785768B2 JP2785768B2 (ja) 1998-08-13

Family

ID=17376018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7262454A Expired - Fee Related JP2785768B2 (ja) 1995-09-14 1995-09-14 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US5710462A (ja)
JP (1) JP2785768B2 (ja)
KR (1) KR100206676B1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519214B2 (ja) * 1996-06-20 2004-04-12 株式会社半導体エネルギー研究所 集積回路およびその作製方法
JPH10163315A (ja) * 1996-11-28 1998-06-19 Nec Ic Microcomput Syst Ltd 半導体回路装置
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
US5908813A (en) * 1997-02-14 1999-06-01 Micron Technology, Inc. Method making integrated circuit metallization with superconductor BEOL wiring
US5969421A (en) * 1997-11-18 1999-10-19 Lucent Technologies Inc. Integrated circuit conductors that avoid current crowding
US6133628A (en) * 1997-12-18 2000-10-17 Advanced Micro Devices, Inc. Metal layer interconnects with improved performance characteristics
DE19802161A1 (de) * 1998-01-21 1999-07-22 Siemens Ag Verfahren zur Herstellung von Stacked Vias
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
JP3114864B2 (ja) * 1998-04-16 2000-12-04 日本電気株式会社 半導体基板における微細コンタクトおよびその形成方法
KR100295054B1 (ko) * 1998-09-16 2001-08-07 윤종용 다층금속배선을갖는반도체소자및그제조방법
KR100267108B1 (ko) * 1998-09-16 2000-10-02 윤종용 다층배선을구비한반도체소자및그제조방법
DE69828968D1 (de) 1998-09-25 2005-03-17 St Microelectronics Srl Verbindungsstruktur in mehreren Ebenen
US6429132B1 (en) * 1998-12-23 2002-08-06 Aurora Systems, Inc. Combination CMP-etch method for forming a thin planar layer over the surface of a device
JP3913927B2 (ja) * 1999-04-19 2007-05-09 富士通株式会社 半導体集積回路装置
US6307268B1 (en) * 1999-12-30 2001-10-23 Winbond Electronics Corp Suppression of interconnect stress migration by refractory metal plug
JP2007123303A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置
JP2011187771A (ja) * 2010-03-10 2011-09-22 Omron Corp 電極部の構造
JP6356536B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62130542A (ja) * 1985-12-03 1987-06-12 Oki Electric Ind Co Ltd 多層配線の形成方法
JPH04355951A (ja) * 1991-02-06 1992-12-09 Hitachi Vlsi Eng Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
JPH02220464A (ja) * 1989-02-22 1990-09-03 Toshiba Corp 半導体装置及びその製造方法
JPH03274764A (ja) * 1990-03-26 1991-12-05 Hitachi Ltd 半導体集積回路装置
JP3068378B2 (ja) * 1993-08-03 2000-07-24 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP2591446B2 (ja) * 1993-10-18 1997-03-19 日本電気株式会社 半導体装置およびその製造方法
US5525827A (en) * 1993-11-05 1996-06-11 Norman; Kevin A. Unerasable electronic programmable read only memory (UPROM™)
JPH07235537A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 表面が平坦化された半導体装置およびその製造方法
US5548159A (en) * 1994-05-27 1996-08-20 Texas Instruments Incorporated Porous insulator for line-to-line capacitance reduction
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
US5471093A (en) * 1994-10-28 1995-11-28 Advanced Micro Devices, Inc. Pseudo-low dielectric constant technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62130542A (ja) * 1985-12-03 1987-06-12 Oki Electric Ind Co Ltd 多層配線の形成方法
JPH04355951A (ja) * 1991-02-06 1992-12-09 Hitachi Vlsi Eng Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US5710462A (en) 1998-01-20
KR970018416A (ko) 1997-04-30
KR100206676B1 (ko) 1999-07-01
JP2785768B2 (ja) 1998-08-13

Similar Documents

Publication Publication Date Title
JPH0982804A (ja) 半導体装置及びその製造方法
JPH04290232A (ja) 溝埋込み配線形成方法
JPH06244135A (ja) コンタクトスタッドの積層構造及びその製造方法
JP3700460B2 (ja) 半導体装置およびその製造方法
JPH01503021A (ja) シリコンウエハ内に貫通導体を形成する為の平担化方法
JP2000269325A (ja) 半導体装置およびその製造方法
JPH0817918A (ja) 半導体装置及びその製造方法
JPH10209276A (ja) 配線形成方法
JP3317279B2 (ja) 半導体装置の製造方法
JPH0856024A (ja) 集積回路の製造方法
JPH11289012A (ja) 半導体装置及びその製造方法
JP2007027234A (ja) 半導体装置及びその製造方法
JPH08288385A (ja) 半導体装置の製造方法
JPH05347360A (ja) 多層配線構造およびその製造方法
JPH08203899A (ja) 半導体装置の製造方法
JPH04303943A (ja) 半導体装置の製造方法
JPH10223753A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JPH0936222A (ja) 半導体装置及びその製造方法
JPH11265934A (ja) 接続部の形成方法
KR100260522B1 (ko) 반도체소자의콘택홀매립방법
JPH05304216A (ja) 半導体装置
JPH11135629A (ja) 半導体デバイスの配線構造並びにその形成方法
JPH09321141A (ja) 半導体装置の製造方法
JPH08316310A (ja) 半導体装置の製造方法
JPH0513599A (ja) 半導体装置の配線形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees