JPH08203899A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08203899A JPH08203899A JP1315395A JP1315395A JPH08203899A JP H08203899 A JPH08203899 A JP H08203899A JP 1315395 A JP1315395 A JP 1315395A JP 1315395 A JP1315395 A JP 1315395A JP H08203899 A JPH08203899 A JP H08203899A
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Abstract
(57)【要約】
【目的】ビアホール内から層間絶縁層上にかけて配線層
を構成するＷ膜を形成し、ビアホール上を平坦化した半
導体装置の製造方法を提供する。また、Ｗ膜ーＡｌ合金
膜の配線層構造において、ビアホール部においてＡｌ合
金膜のＥＭが発生しにくい半導体装置の製造方法を提供
する。 【構成】半導体基板１上の層間絶縁層３に拡散層２ある
いは下層配線に到達するビアホール４を形成し、層間絶
縁層３上およびビアホール４の内部に、Ｔｉ膜５を形成
しその上に第１のＴｉＮ膜６を積層形成し、第１のＴｉ
Ｎ膜６の上にＣＶＤ法によりＷ膜７を形成し、層間絶縁
層３上およびビアホール４の内のＷ膜７の上にＣＶＤ法
により第２のＴｉＮ膜８を形成し、ビアホール４を第２
のＴｉＮ膜８で充填することによりビアホール４の上を
平坦化させる。さらに全体にＡｌ合金膜９を形成して、
これらの膜から成る配線層を形成する。
を構成するＷ膜を形成し、ビアホール上を平坦化した半
導体装置の製造方法を提供する。また、Ｗ膜ーＡｌ合金
膜の配線層構造において、ビアホール部においてＡｌ合
金膜のＥＭが発生しにくい半導体装置の製造方法を提供
する。 【構成】半導体基板１上の層間絶縁層３に拡散層２ある
いは下層配線に到達するビアホール４を形成し、層間絶
縁層３上およびビアホール４の内部に、Ｔｉ膜５を形成
しその上に第１のＴｉＮ膜６を積層形成し、第１のＴｉ
Ｎ膜６の上にＣＶＤ法によりＷ膜７を形成し、層間絶縁
層３上およびビアホール４の内のＷ膜７の上にＣＶＤ法
により第２のＴｉＮ膜８を形成し、ビアホール４を第２
のＴｉＮ膜８で充填することによりビアホール４の上を
平坦化させる。さらに全体にＡｌ合金膜９を形成して、
これらの膜から成る配線層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にビアホール内および層間絶縁層上にＷ膜を
形成して配線層を設ける半導体装置の製造方法に関す
る。
係わり、特にビアホール内および層間絶縁層上にＷ膜を
形成して配線層を設ける半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の微細化によってビアホール
（ｖｉａ ｈｏｌｅ）（コンタクトホール、スルーホー
ル）のアスペクト比（深さ／直径）は大きくなる。それ
に対してビアホールの導通を可能にし、信頼性を向上す
るために、ＣＶＤ法によるＷ膜の適用がなされている。
この時にＷ膜と絶縁膜との密着性等を良好にするために
ＴｉＮ膜等が下地に用いられ、Ｗ膜が全面に形成され
る。
（ｖｉａ ｈｏｌｅ）（コンタクトホール、スルーホー
ル）のアスペクト比（深さ／直径）は大きくなる。それ
に対してビアホールの導通を可能にし、信頼性を向上す
るために、ＣＶＤ法によるＷ膜の適用がなされている。
この時にＷ膜と絶縁膜との密着性等を良好にするために
ＴｉＮ膜等が下地に用いられ、Ｗ膜が全面に形成され
る。
【０００３】ここでＷ膜の適用としては、ビアホール内
部に形成されたＷ膜以外、すなわち層間絶縁層上のＷ膜
を全部除去してビアホールのみをＷ膜で埋め込む方法
と、Ｗ膜の上記除去は行なわないで層間絶縁層上のＷ膜
をパターニングして配線層もしくは配線層の一部とする
方法がある。
部に形成されたＷ膜以外、すなわち層間絶縁層上のＷ膜
を全部除去してビアホールのみをＷ膜で埋め込む方法
と、Ｗ膜の上記除去は行なわないで層間絶縁層上のＷ膜
をパターニングして配線層もしくは配線層の一部とする
方法がある。
【０００４】ここで前者の方法は、Ｗ膜をビアホールを
埋め込むことのみに用い、層間絶縁層上のＷ膜を全部除
去する工程、層間絶縁層上に配線材料層の全てを新たに
形成する工程を必要とするからプロセスが煩雑となる。
埋め込むことのみに用い、層間絶縁層上のＷ膜を全部除
去する工程、層間絶縁層上に配線材料層の全てを新たに
形成する工程を必要とするからプロセスが煩雑となる。
【０００５】これに対して後者の方法は、形成されたＷ
膜の層間絶縁層上の部分は配線材料層の少なくとも一部
としても用いることが出来るからプロセスが簡略化され
有利となる。
膜の層間絶縁層上の部分は配線材料層の少なくとも一部
としても用いることが出来るからプロセスが簡略化され
有利となる。
【０００６】一方、層間絶縁層上の配線層としてＷ膜上
にＡｌ合金膜を積層した構造が知られている（例えば、
ＩＥＥＥ／ＩＲＰＳ ｐｐ．３１−３５）。
にＡｌ合金膜を積層した構造が知られている（例えば、
ＩＥＥＥ／ＩＲＰＳ ｐｐ．３１−３５）。
【０００７】これらの従来技術を組み合せると図５の縦
断面図のような構造が得られる。すなわち同図におい
て、半導体基板１に拡散層２が形成され、層間絶縁層３
に形成されたビアホール４が拡散層２に達している。ビ
アホール４内から層間絶縁層３上にかけて、Ｔｉ膜５お
よびＴｉＮ膜６が下地膜として積層形成され、ＴｉＮ膜
６の表面に被着してビアホール４内から層間絶縁層３上
にかけてＷ膜７が形成され、その上にＡｌ合金膜９が形
成されている。そして層間絶縁層上のこれらの膜をパタ
ーニングすることにより配線層が構成される。
断面図のような構造が得られる。すなわち同図におい
て、半導体基板１に拡散層２が形成され、層間絶縁層３
に形成されたビアホール４が拡散層２に達している。ビ
アホール４内から層間絶縁層３上にかけて、Ｔｉ膜５お
よびＴｉＮ膜６が下地膜として積層形成され、ＴｉＮ膜
６の表面に被着してビアホール４内から層間絶縁層３上
にかけてＷ膜７が形成され、その上にＡｌ合金膜９が形
成されている。そして層間絶縁層上のこれらの膜をパタ
ーニングすることにより配線層が構成される。
【０００８】また図６の縦断面図は、図５の上に、上層
配線構造の層間絶縁層３１を設けてそこに上層配線構造
のビアホール４１をビアホール４上に位置して形成し、
ビアホール４１内から層間絶縁層３１上にかけて、上層
配線構造のＴｉ膜５１、上層配線構造のＴｉＮ膜６１お
よび上層配線構造のＷ膜７１を形成し、層間絶縁層３１
上に位置している上層配線構造のこれらの膜をパターニ
ングすることにより上層の配線層を構成した場合の多層
配線構造を示している。
配線構造の層間絶縁層３１を設けてそこに上層配線構造
のビアホール４１をビアホール４上に位置して形成し、
ビアホール４１内から層間絶縁層３１上にかけて、上層
配線構造のＴｉ膜５１、上層配線構造のＴｉＮ膜６１お
よび上層配線構造のＷ膜７１を形成し、層間絶縁層３１
上に位置している上層配線構造のこれらの膜をパターニ
ングすることにより上層の配線層を構成した場合の多層
配線構造を示している。
【０００９】
【発明が解決しようとする課題】ここで配線層を形成す
るＷ膜をあまり薄くするとビアホール内でＷ膜が断切れ
を起こして不都合であるが、一方ここでＷ膜をあまり厚
く成長すると層間絶縁層上の配線層の微細パターンが精
度よく得られないから望ましくない。
るＷ膜をあまり薄くするとビアホール内でＷ膜が断切れ
を起こして不都合であるが、一方ここでＷ膜をあまり厚
く成長すると層間絶縁層上の配線層の微細パターンが精
度よく得られないから望ましくない。
【００１０】したがってＷ膜は通常１００ｎｍ程度の厚
さで形成するが、この場合、直径が０．３μｍ以上のビ
アホールはＷ膜で完全に埋めることができないからビア
ホール上の平坦性が悪くなりその上に上層配線層等を設
ける場合に支障を生じる。
さで形成するが、この場合、直径が０．３μｍ以上のビ
アホールはＷ膜で完全に埋めることができないからビア
ホール上の平坦性が悪くなりその上に上層配線層等を設
ける場合に支障を生じる。
【００１１】例えば図６のように、下のビアホール４上
の上層配線構造の層間絶縁層３１の位置に上層配線構造
のビアホール４１を形成して、膜７１，６１，５１から
成る上層の配線層を膜９，７，６，５もしくは膜７，
６，５から成る下層の配線層に接続して配線の高集積化
を図る構造の場合、下のビアホール４上に凹みが生じて
いるために上のビアホール４１を形成するためのエッチ
ングや上のビアホール４１内における膜７１，６１，５
１の形成が困難となる。よって配線の高集積化が妨げら
れる問題を有する。
の上層配線構造の層間絶縁層３１の位置に上層配線構造
のビアホール４１を形成して、膜７１，６１，５１から
成る上層の配線層を膜９，７，６，５もしくは膜７，
６，５から成る下層の配線層に接続して配線の高集積化
を図る構造の場合、下のビアホール４上に凹みが生じて
いるために上のビアホール４１を形成するためのエッチ
ングや上のビアホール４１内における膜７１，６１，５
１の形成が困難となる。よって配線の高集積化が妨げら
れる問題を有する。
【００１２】またＷ膜上にＡｌ合金膜を形成して低抵抗
のＡｌ合金膜がＥＭ（エレクトロマイグレーション）で
断線してもＷ膜でつながっているため配線層として断線
しにくい構造の図５のような場合、上部にＡｌ合金膜を
スパッタリングで形成してもビアホール内部では薄くな
る。またビアホール部分上はＷで埋め込む場合と違っ
て、平坦とはならない。
のＡｌ合金膜がＥＭ（エレクトロマイグレーション）で
断線してもＷ膜でつながっているため配線層として断線
しにくい構造の図５のような場合、上部にＡｌ合金膜を
スパッタリングで形成してもビアホール内部では薄くな
る。またビアホール部分上はＷで埋め込む場合と違っ
て、平坦とはならない。
【００１３】すなわち、ＬＳＩの微細化によって配線幅
が細くなり、ビアホール径は小さくなるため電流密度が
大きくなり、ＥＭによる不良が問題となってくる。とく
にビアホールについてはＡｌ原子の流れが不連続となる
箇所であり、ＥＭによる不良が起こり易い。ビアホール
のＥＭは従来Ｗの適用を行っていないビアホールではＡ
ｌのカバレッジに大きく依存していたが、このようにＡ
ｌとＷの積層ではＷのＥＭ耐性が強いためＡｌが断線し
てもＷで導通しているため、ビアホールにおける配線層
自体としてのＥＭ耐性は向上する。
が細くなり、ビアホール径は小さくなるため電流密度が
大きくなり、ＥＭによる不良が問題となってくる。とく
にビアホールについてはＡｌ原子の流れが不連続となる
箇所であり、ＥＭによる不良が起こり易い。ビアホール
のＥＭは従来Ｗの適用を行っていないビアホールではＡ
ｌのカバレッジに大きく依存していたが、このようにＡ
ｌとＷの積層ではＷのＥＭ耐性が強いためＡｌが断線し
てもＷで導通しているため、ビアホールにおける配線層
自体としてのＥＭ耐性は向上する。
【００１４】しかしながらＣＶＤ法によりＷ膜をビアホ
ール内に形成し、さらにＡｌ合金膜を形成して配線とし
て用いる場合、上記したようにビアホール内部はＷ膜で
完全には埋め込まれないのでビアホール部分は平坦化さ
れずに凹みが生じる。従ってこのＷ膜上にＡｌ合金膜を
形成すると、ビアホール内部のＡｌ合金膜９の箇所９Ａ
（図５）は薄くなるので、ＥＭによるＡｌ消失が起こり
易くなる。そうするとＷ膜で導通しているため配線層と
しての断線はおこらないとしても配線層の抵抗値が上昇
する。すなわち従来技術のＷ膜ーＡｌ合金膜の配線層構
造は、ビアホール部分において抵抗値が容易に上昇する
問題を有する。
ール内に形成し、さらにＡｌ合金膜を形成して配線とし
て用いる場合、上記したようにビアホール内部はＷ膜で
完全には埋め込まれないのでビアホール部分は平坦化さ
れずに凹みが生じる。従ってこのＷ膜上にＡｌ合金膜を
形成すると、ビアホール内部のＡｌ合金膜９の箇所９Ａ
（図５）は薄くなるので、ＥＭによるＡｌ消失が起こり
易くなる。そうするとＷ膜で導通しているため配線層と
しての断線はおこらないとしても配線層の抵抗値が上昇
する。すなわち従来技術のＷ膜ーＡｌ合金膜の配線層構
造は、ビアホール部分において抵抗値が容易に上昇する
問題を有する。
【００１５】したがって本発明の目的は、ビアホール内
から層間絶縁層上にかけて配線層を構成するＷ膜を形成
し、ビアホール上を平坦化した半導体装置の製造方法を
提供することである。
から層間絶縁層上にかけて配線層を構成するＷ膜を形成
し、ビアホール上を平坦化した半導体装置の製造方法を
提供することである。
【００１６】本発明の他の目的は、Ｗ膜ーＡｌ合金膜の
配線層構造においてビアホール部においてＡｌ合金膜の
ＥＭが発生しにくい半導体装置の製造方法を提供するこ
とである。
配線層構造においてビアホール部においてＡｌ合金膜の
ＥＭが発生しにくい半導体装置の製造方法を提供するこ
とである。
【００１７】
【課題を解決するための手段】本発明の１番目の特徴
は、半導体基板上の層間絶縁層に拡散層あるいは下層配
線に到達するビアホールを形成する工程と、前記層間絶
縁層上および前記ビアホール内部に、Ｔｉ膜を形成しそ
の上に第１のＴｉＮ膜を積層形成する工程と、前記第１
のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成する工程と、
前記層間絶縁層上および前記ビアホール内の前記Ｗ膜上
にＣＶＤ法により第２のＴｉＮ膜を形成し、該ビアホー
ルを該第２のＴｉＮ膜で充填することにより該ビアホー
ル上を平坦化させる工程と、前記ビアホールを充填する
前記第２のＴｉＮ膜の部分を残余せしめて前記層間絶縁
層上の前記第２のＴｉＮ膜の部分を除去する工程と、前
記層間絶縁層上で前記Ｗ膜の上面に被着しかつ前記ビア
ホール上で残余した前記第２のＴｉＮ膜の上面に被着す
るＡｌ合金膜を形成する工程と、前記Ａｌ合金膜、前記
Ｗ膜、前記第１のＴｉＮ膜および前記Ｔｉ膜を順次選択
的に除去してこれら膜からなる配線層を形成する工程と
を有する半導体装置の製造方法にある。
は、半導体基板上の層間絶縁層に拡散層あるいは下層配
線に到達するビアホールを形成する工程と、前記層間絶
縁層上および前記ビアホール内部に、Ｔｉ膜を形成しそ
の上に第１のＴｉＮ膜を積層形成する工程と、前記第１
のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成する工程と、
前記層間絶縁層上および前記ビアホール内の前記Ｗ膜上
にＣＶＤ法により第２のＴｉＮ膜を形成し、該ビアホー
ルを該第２のＴｉＮ膜で充填することにより該ビアホー
ル上を平坦化させる工程と、前記ビアホールを充填する
前記第２のＴｉＮ膜の部分を残余せしめて前記層間絶縁
層上の前記第２のＴｉＮ膜の部分を除去する工程と、前
記層間絶縁層上で前記Ｗ膜の上面に被着しかつ前記ビア
ホール上で残余した前記第２のＴｉＮ膜の上面に被着す
るＡｌ合金膜を形成する工程と、前記Ａｌ合金膜、前記
Ｗ膜、前記第１のＴｉＮ膜および前記Ｔｉ膜を順次選択
的に除去してこれら膜からなる配線層を形成する工程と
を有する半導体装置の製造方法にある。
【００１８】本発明の２番目の特徴は、半導体基板上の
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記層間絶縁層上から前記ビアホール上にかけ
て前記第２のＴｉＮ膜の上面に被着するＡｌ合金膜を形
成する工程と、前記Ａｌ合金膜、前記第２のＴｉＮ膜、
前記Ｗ膜、前記第１のＴｉＮ膜および前記Ｔｉ膜を順次
選択的に除去してこれら膜からなる配線層を形成する工
程とを有する半導体装置の製造方法にある。
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記層間絶縁層上から前記ビアホール上にかけ
て前記第２のＴｉＮ膜の上面に被着するＡｌ合金膜を形
成する工程と、前記Ａｌ合金膜、前記第２のＴｉＮ膜、
前記Ｗ膜、前記第１のＴｉＮ膜および前記Ｔｉ膜を順次
選択的に除去してこれら膜からなる配線層を形成する工
程とを有する半導体装置の製造方法にある。
【００１９】本発明の３番目の特徴は、半導体基板上の
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記ビアホールを充填する前記第２のＴｉＮ膜
の部分を残余せしめて前記層間絶縁層上の前記第２のＴ
ｉＮ膜の部分を除去する工程と、前記Ｗ膜、前記第１の
ＴｉＮ膜および前記Ｔｉ膜を順次選択的に除去してこれ
ら膜からなる配線層を形成する工程とを有する半導体装
置の製造方法にある。
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記ビアホールを充填する前記第２のＴｉＮ膜
の部分を残余せしめて前記層間絶縁層上の前記第２のＴ
ｉＮ膜の部分を除去する工程と、前記Ｗ膜、前記第１の
ＴｉＮ膜および前記Ｔｉ膜を順次選択的に除去してこれ
ら膜からなる配線層を形成する工程とを有する半導体装
置の製造方法にある。
【００２０】本発明の４番目の特徴は、半導体基板上の
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記第２のＴｉＮ膜、前記Ｗ膜、前記第１のＴ
ｉＮ膜および前記Ｔｉ膜を順次選択的に除去してこれら
膜からなる配線層を形成する工程とを有する半導体装置
の製造方法にある。
層間絶縁層に拡散層あるいは下層配線に到達するビアホ
ールを形成する工程と、前記層間絶縁層上および前記ビ
アホール内部に、Ｔｉ膜を形成しその上に第１のＴｉＮ
膜を積層形成する工程と、前記第１のＴｉＮ膜上にＣＶ
Ｄ法によりＷ膜を形成する工程と、前記層間絶縁層上お
よび前記ビアホール内の前記Ｗ膜上にＣＶＤ法により第
２のＴｉＮ膜を形成し、該ビアホールを該第２のＴｉＮ
膜で充填することにより該ビアホール上を平坦化させる
工程と、前記第２のＴｉＮ膜、前記Ｗ膜、前記第１のＴ
ｉＮ膜および前記Ｔｉ膜を順次選択的に除去してこれら
膜からなる配線層を形成する工程とを有する半導体装置
の製造方法にある。
【００２１】
【作用】このように本発明ではＣＶＤ法によるＴｉＮ膜
（第２のＴｉＮ膜）をＷ膜上に成長してビアホールの凹
みを埋め、平坦化を行うものである。ＴｉＮ膜はガバレ
ッジが良好なＣＶＤ法で形成することができ、Ｗ膜と反
応することがなく、かつＣＶＤ法によるＴｉＮ膜はＣＶ
Ｄ法によるＷ膜に比べて表面が滑らかであるから、Ｗ膜
との組み合わせにおいてビアホール、特にアスペクト比
の大きなビアホールを充填する材料として最適である。
（第２のＴｉＮ膜）をＷ膜上に成長してビアホールの凹
みを埋め、平坦化を行うものである。ＴｉＮ膜はガバレ
ッジが良好なＣＶＤ法で形成することができ、Ｗ膜と反
応することがなく、かつＣＶＤ法によるＴｉＮ膜はＣＶ
Ｄ法によるＷ膜に比べて表面が滑らかであるから、Ｗ膜
との組み合わせにおいてビアホール、特にアスペクト比
の大きなビアホールを充填する材料として最適である。
【００２２】また層間絶縁層上での微細配線パターニン
グを容易にするためにビアホール以外の配線材料が厚く
なるのを防止する必要がある場合、第１および第３番目
の発明において層間絶縁層上の第２のＴｉＮ膜を除去し
ている。この際のエッチングにおいて、ＴｉＮはＷとの
エッチング選択比を高くすることができるから下のＷ膜
に損傷を与えずに層間絶縁層上のＴｉＮ膜をエッチング
除去することができる。
グを容易にするためにビアホール以外の配線材料が厚く
なるのを防止する必要がある場合、第１および第３番目
の発明において層間絶縁層上の第２のＴｉＮ膜を除去し
ている。この際のエッチングにおいて、ＴｉＮはＷとの
エッチング選択比を高くすることができるから下のＷ膜
に損傷を与えずに層間絶縁層上のＴｉＮ膜をエッチング
除去することができる。
【００２３】また配線層の低抵抗化とＥＭによる断線防
止のためにＷ膜ーＡｌ合金膜の配線層を用いる第１およ
び第２番目の発明において、ビアホール部においてＡｌ
合金膜はビアホールに充填して平坦化した第２のＴｉＮ
膜上を延在するから、Ａｌ合金膜ビアホール部で薄くな
らない。したがってビアホール部においてＡｌ合金膜の
ＥＭが発生しにくくなり配線層の抵抗値が大きくなるこ
とが防止される。
止のためにＷ膜ーＡｌ合金膜の配線層を用いる第１およ
び第２番目の発明において、ビアホール部においてＡｌ
合金膜はビアホールに充填して平坦化した第２のＴｉＮ
膜上を延在するから、Ａｌ合金膜ビアホール部で薄くな
らない。したがってビアホール部においてＡｌ合金膜の
ＥＭが発生しにくくなり配線層の抵抗値が大きくなるこ
とが防止される。
【００２４】尚本発明において対象となる、下地のＴｉ
膜を形成する理由は拡散層との電気的接続をとりビア抵
抗を下げるためであり、第１のＴｉＮ膜を用いる理由は
Ｗ膜の拡散層へのバリア効果と層間絶縁層上におけるＷ
膜の密着性を高めるためである。また第１および第２の
発明においてＡｌ膜を対象としないでＡｌ合金膜を対象
とした理由は、Ａｌ合金膜がＡｌ（純Ａｌ）膜よりも信
頼性（ＥＭ寿命）が向上するからである。またＣｕ膜を
対象としないでＡｌ合金膜を対象とした理由は、Ｃｕ膜
がＬＳＩ製造において加工性（エッチング特性）や酸化
性（上に形成する層間絶縁層やカバー膜に対し）に問題
があり、Ａｌ合金膜ではこのような問題がないからであ
る。
膜を形成する理由は拡散層との電気的接続をとりビア抵
抗を下げるためであり、第１のＴｉＮ膜を用いる理由は
Ｗ膜の拡散層へのバリア効果と層間絶縁層上におけるＷ
膜の密着性を高めるためである。また第１および第２の
発明においてＡｌ膜を対象としないでＡｌ合金膜を対象
とした理由は、Ａｌ合金膜がＡｌ（純Ａｌ）膜よりも信
頼性（ＥＭ寿命）が向上するからである。またＣｕ膜を
対象としないでＡｌ合金膜を対象とした理由は、Ｃｕ膜
がＬＳＩ製造において加工性（エッチング特性）や酸化
性（上に形成する層間絶縁層やカバー膜に対し）に問題
があり、Ａｌ合金膜ではこのような問題がないからであ
る。
【００２５】
【実施例】次に図面を参照して本発明を説明する。
【００２６】図１は本発明の第１の実施例の半導体装置
の製造方法を工程順に示した縦断面図である。
の製造方法を工程順に示した縦断面図である。
【００２７】まず図１（Ａ）において、膜厚１．０μｍ
程度の層間絶縁層３に直径０．４μｍ程度のビアホール
４を、半導体基板１に形成した拡散層２に到達するよう
に形成する。そして層間絶縁層３上及びビアホール４内
に膜厚２０ｎｍ〜３０ｎｍのＴｉ膜５を成長し、その上
に膜厚５０ｎｍ程度にＴｉＮ膜（第１のＴｉＮ膜）６を
成長する。
程度の層間絶縁層３に直径０．４μｍ程度のビアホール
４を、半導体基板１に形成した拡散層２に到達するよう
に形成する。そして層間絶縁層３上及びビアホール４内
に膜厚２０ｎｍ〜３０ｎｍのＴｉ膜５を成長し、その上
に膜厚５０ｎｍ程度にＴｉＮ膜（第１のＴｉＮ膜）６を
成長する。
【００２８】次に図１（Ｂ）において、ＣＶＤ法でＷＦ
6 ガスとＨ2 ガスにより基板温度４００℃〜４５０℃で
Ｗ膜７を膜厚１００ｎｍ程度で基板全面に成長する。そ
して層間絶縁層３上のＷ膜７の上表面上からビアホール
４内のＷ膜７の上表面上にかけて全面に、ＣＶＤ法でＴ
ｉＣｌ4 ガスとＮＨ3 ガスにより基板温度４００℃〜６
００℃でＴｉＮ膜（第２のＴｉＮ膜）８を膜厚１００ｎ
ｍ程度に成長する。この第２のＴｉＮ膜８によりビアホ
ール４は完全に埋め込まれてかつ第２のＴｉＮ膜８の上
面は平坦性のよい面となる。
6 ガスとＨ2 ガスにより基板温度４００℃〜４５０℃で
Ｗ膜７を膜厚１００ｎｍ程度で基板全面に成長する。そ
して層間絶縁層３上のＷ膜７の上表面上からビアホール
４内のＷ膜７の上表面上にかけて全面に、ＣＶＤ法でＴ
ｉＣｌ4 ガスとＮＨ3 ガスにより基板温度４００℃〜６
００℃でＴｉＮ膜（第２のＴｉＮ膜）８を膜厚１００ｎ
ｍ程度に成長する。この第２のＴｉＮ膜８によりビアホ
ール４は完全に埋め込まれてかつ第２のＴｉＮ膜８の上
面は平坦性のよい面となる。
【００２９】次に図１（Ｃ）において、ドライエッチン
グにより層間絶縁層３上の第２のＴｉＮ膜８の部分を除
去してビアホール４内の第２のＴｉＮ膜８の部分のみを
残余させる。その後スパッタリング法によりＡｌＳｉＣ
ｕ膜９を膜厚３００ｎｍ程度に堆積する。そしてフォト
レズストパターンをマスクにして、層間絶縁層３上のＡ
ｌＳｉＣｕ膜９，Ｗ膜７，第１のＴｉＮ膜６，Ｔｉ膜５
を同一パターンになるように順次エッチング除去してこ
れら膜９，７，６，５から成る配線層を形成する。
グにより層間絶縁層３上の第２のＴｉＮ膜８の部分を除
去してビアホール４内の第２のＴｉＮ膜８の部分のみを
残余させる。その後スパッタリング法によりＡｌＳｉＣ
ｕ膜９を膜厚３００ｎｍ程度に堆積する。そしてフォト
レズストパターンをマスクにして、層間絶縁層３上のＡ
ｌＳｉＣｕ膜９，Ｗ膜７，第１のＴｉＮ膜６，Ｔｉ膜５
を同一パターンになるように順次エッチング除去してこ
れら膜９，７，６，５から成る配線層を形成する。
【００３０】図２乃至図４は本発明の第２乃至第４の実
施例をそれぞれ示す縦断面図である。尚、図２乃至図４
において図１と同一もしくは類似の箇所は同じ符号を付
けてあるから重複する説明はなるべく省略する。
施例をそれぞれ示す縦断面図である。尚、図２乃至図４
において図１と同一もしくは類似の箇所は同じ符号を付
けてあるから重複する説明はなるべく省略する。
【００３１】第２の実施例を示す図２において、Ｗ膜７
上にＣＶＤ法で成長された第２のＴｉＮ膜８はその後に
選択的除去を行なわないで、層間絶縁層３上も含めて第
２のＴｉＮ膜８上にＡｌＳｉＣｕ膜のＡｌ合金膜９を成
長する。そしてＡｌ合金膜９と第２のＴｉＮ膜８，Ｗ膜
７，第１のＴｉＮ膜６，Ｔｉ膜５とを共に同一パターン
になるように順次エッチング除去して層間絶縁層３上に
これら膜９，８，７，６，５から成る配線層を形成す
る。
上にＣＶＤ法で成長された第２のＴｉＮ膜８はその後に
選択的除去を行なわないで、層間絶縁層３上も含めて第
２のＴｉＮ膜８上にＡｌＳｉＣｕ膜のＡｌ合金膜９を成
長する。そしてＡｌ合金膜９と第２のＴｉＮ膜８，Ｗ膜
７，第１のＴｉＮ膜６，Ｔｉ膜５とを共に同一パターン
になるように順次エッチング除去して層間絶縁層３上に
これら膜９，８，７，６，５から成る配線層を形成す
る。
【００３２】配線層全体の膜厚が、第２の実施例では層
間絶縁層３上の第２のＴｉＮ膜８の膜厚分だけ第１の実
施例より厚くなるが、Ａｌ合金膜９の成長前に第２のＴ
ｉＮ膜８を除去する工程がなくなるので、工程が簡略と
なる。また、ＣＶＤ法によるＷ膜と比べてＣＶＤ法によ
るＴｉＮ膜の方が表面が滑らかであるために、層間絶縁
層上で、ＡｌＳｉＣｕ膜９をＣＶＤ法のＷ膜７の上表面
に被着形成する場合に比べて、ＣＶＤ法によるＴｉＮ膜
８の上表面に被着形成するとＡｌＳｉＣｕ膜９自体のＥ
Ｍ耐性が強くなり、さらに４５０℃以上で起こるＷ膜と
ＡｌＳｉＣｕ膜との反応による配線抵抗の上昇も避ける
ことができるので配線層の信頼性が向上する。
間絶縁層３上の第２のＴｉＮ膜８の膜厚分だけ第１の実
施例より厚くなるが、Ａｌ合金膜９の成長前に第２のＴ
ｉＮ膜８を除去する工程がなくなるので、工程が簡略と
なる。また、ＣＶＤ法によるＷ膜と比べてＣＶＤ法によ
るＴｉＮ膜の方が表面が滑らかであるために、層間絶縁
層上で、ＡｌＳｉＣｕ膜９をＣＶＤ法のＷ膜７の上表面
に被着形成する場合に比べて、ＣＶＤ法によるＴｉＮ膜
８の上表面に被着形成するとＡｌＳｉＣｕ膜９自体のＥ
Ｍ耐性が強くなり、さらに４５０℃以上で起こるＷ膜と
ＡｌＳｉＣｕ膜との反応による配線抵抗の上昇も避ける
ことができるので配線層の信頼性が向上する。
【００３３】第３の実施例を示す図３において、ＣＶＤ
法により形成したＷ膜７上にＣＶＤ法により第２のＴｉ
Ｎ膜８を形成し、層間絶縁層３上の第２のＴｉＮ膜８，
Ｗ膜７，第１のＴｉＮ膜６，Ｔｉ膜５を同一パターンに
なるように順次エッチング除去してこれら膜８，７，
６，５から成る配線層を形成する。この実施例ではＡｌ
ＳｉＣｕ膜のようなＡｌ合金膜を用いていないから配線
層の抵抗は高くなるが、工程が大幅に簡略化される。
法により形成したＷ膜７上にＣＶＤ法により第２のＴｉ
Ｎ膜８を形成し、層間絶縁層３上の第２のＴｉＮ膜８，
Ｗ膜７，第１のＴｉＮ膜６，Ｔｉ膜５を同一パターンに
なるように順次エッチング除去してこれら膜８，７，
６，５から成る配線層を形成する。この実施例ではＡｌ
ＳｉＣｕ膜のようなＡｌ合金膜を用いていないから配線
層の抵抗は高くなるが、工程が大幅に簡略化される。
【００３４】第４の実施例を示す図４において、第１の
実施例のようにＣＶＤ法により形成した第２のＴｉＮ膜
８のうち層間絶縁層３上の部分を除去し、ビアホール４
内のみに第２のＴｉＮ膜８を残余させている。その後、
層間絶縁層３上のＷ膜７，第１のＴｉＮ膜６，Ｔｉ膜５
を同一パターンになるように順次エッチング除去してこ
れら膜７，６，５から成る配線層を形成する。この実施
例ではＡｌＳｉＣｕ膜等のＡｌ合金膜を配線層に用いて
いないため配線抵抗は高くなるが、工程が大幅に簡略化
される。また第３の実施例の比較して配線層の膜厚が薄
くなるから微細パターンの形成が容易になる。
実施例のようにＣＶＤ法により形成した第２のＴｉＮ膜
８のうち層間絶縁層３上の部分を除去し、ビアホール４
内のみに第２のＴｉＮ膜８を残余させている。その後、
層間絶縁層３上のＷ膜７，第１のＴｉＮ膜６，Ｔｉ膜５
を同一パターンになるように順次エッチング除去してこ
れら膜７，６，５から成る配線層を形成する。この実施
例ではＡｌＳｉＣｕ膜等のＡｌ合金膜を配線層に用いて
いないため配線抵抗は高くなるが、工程が大幅に簡略化
される。また第３の実施例の比較して配線層の膜厚が薄
くなるから微細パターンの形成が容易になる。
【００３５】尚、上記実施例では拡散層に到達するビア
ホールおよびそれに関連する配線層構造のみを例示した
が、本発明が多層配線構造における下層配線に到達する
ビアホールおよびそれに関連する上層配線膜構造の場合
も同様であることはいうまでもない。
ホールおよびそれに関連する配線層構造のみを例示した
が、本発明が多層配線構造における下層配線に到達する
ビアホールおよびそれに関連する上層配線膜構造の場合
も同様であることはいうまでもない。
【００３６】
【発明の効果】以上説明したように本発明は、Ｗ膜を形
成したビアホールでの凹みをＷ膜上に形成したＣＶＤ法
によるＴｉＮ膜で埋め込むことにより、ビアホール上面
が平坦となる。その結果このビアホール上にＡｌ合金を
形成した場合、ビアホール端でＡｌ合金膜が薄くなるこ
とによるＡｌ合金膜のＥＭの発生それによる配線層の高
抵抗化を防止することができる。またこのビアホール上
にさらに上層層間絶縁層のビアホールを容易に形成する
ことが可能となり、配線の高集積化に有効となる。
成したビアホールでの凹みをＷ膜上に形成したＣＶＤ法
によるＴｉＮ膜で埋め込むことにより、ビアホール上面
が平坦となる。その結果このビアホール上にＡｌ合金を
形成した場合、ビアホール端でＡｌ合金膜が薄くなるこ
とによるＡｌ合金膜のＥＭの発生それによる配線層の高
抵抗化を防止することができる。またこのビアホール上
にさらに上層層間絶縁層のビアホールを容易に形成する
ことが可能となり、配線の高集積化に有効となる。
【図１】本発明の第１の実施例を製造工程順に示した断
面図である。
面図である。
【図２】本発明の第２の実施例を示した断面図である。
【図３】本発明の第３の実施例を示した断面図である。
【図４】本発明の第４の実施例を示した断面図である。
【図５】従来技術を示した断面図である。
【図６】他の従来技術を示した断面図である。
１ 半導体基板 ２ 拡散層 ３ 層間絶縁層 ４ ビアホール ５ Ｔｉ膜 ６ 第１のＴｉＮ膜 ７ ＣＶＤ法によるＷ膜 ８ ＣＶＤ法による第２のＴｉＮ膜 ９ Ａｌ合金膜 ９Ａ Ａｌ合金膜の薄い箇所 ３１ 上層配線構造の層間絶縁層 ４１ 上層配線構造のビアホール ５１ 上層配線構造のＴｉ膜 ６１ 上層配線構造のＴｉＮ膜 ７１ 上層配線構造のＷ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｒ 21/318 Ｍ 21/768 Ｈ０１Ｌ 21/90 Ｂ
Claims (4)
- 【請求項１】 半導体基板上の層間絶縁層に拡散層ある
いは下層配線に到達するビアホールを形成する工程と、
前記層間絶縁層上および前記ビアホール内部に、Ｔｉ膜
を形成しその上に第１のＴｉＮ膜を積層形成する工程
と、前記第１のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成
する工程と、前記層間絶縁層上および前記ビアホール内
の前記Ｗ膜上にＣＶＤ法により第２のＴｉＮ膜を形成
し、該ビアホールを該第２のＴｉＮ膜で充填することに
より該ビアホール上を平坦化させる工程と、前記ビアホ
ールを充填する前記第２のＴｉＮ膜の部分を残余せしめ
て前記層間絶縁層上の前記第２のＴｉＮ膜の部分を除去
する工程と、前記層間絶縁層上で前記Ｗ膜の上面に被着
しかつ前記ビアホール上で残余した前記第２のＴｉＮ膜
の上面に被着するＡｌ合金膜を形成する工程と、前記Ａ
ｌ合金膜、前記Ｗ膜、前記第１のＴｉＮ膜および前記Ｔ
ｉ膜を順次選択的に除去してこれら膜からなる配線層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上の層間絶縁層に拡散層ある
いは下層配線に到達するビアホールを形成する工程と、
前記層間絶縁層上および前記ビアホール内部に、Ｔｉ膜
を形成しその上に第１のＴｉＮ膜を積層形成する工程
と、前記第１のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成
する工程と、前記層間絶縁層上および前記ビアホール内
の前記Ｗ膜上にＣＶＤ法により第２のＴｉＮ膜を形成
し、該ビアホールを該第２のＴｉＮ膜で充填することに
より該ビアホール上を平坦化させる工程と、前記層間絶
縁層上から前記ビアホール上にかけて前記第２のＴｉＮ
膜の上面に被着するＡｌ合金膜を形成する工程と、前記
Ａｌ合金膜、前記第２のＴｉＮ膜、前記Ｗ膜、前記第１
のＴｉＮ膜および前記Ｔｉ膜を順次選択的に除去してこ
れら膜からなる配線層を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上の層間絶縁層に拡散層ある
いは下層配線に到達するビアホールを形成する工程と、
前記層間絶縁層上および前記ビアホール内部に、Ｔｉ膜
を形成しその上に第１のＴｉＮ膜を積層形成する工程
と、前記第１のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成
する工程と、前記層間絶縁層上および前記ビアホール内
の前記Ｗ膜上にＣＶＤ法により第２のＴｉＮ膜を形成
し、該ビアホールを該第２のＴｉＮ膜で充填することに
より該ビアホール上を平坦化させる工程と、前記ビアホ
ールを充填する前記第２のＴｉＮ膜の部分を残余せしめ
て前記層間絶縁層上の前記第２のＴｉＮ膜の部分を除去
する工程と、前記Ｗ膜、前記第１のＴｉＮ膜および前記
Ｔｉ膜を順次選択的に除去してこれら膜からなる配線層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項４】 半導体基板上の層間絶縁層に拡散層ある
いは下層配線に到達するビアホールを形成する工程と、
前記層間絶縁層上および前記ビアホール内部に、Ｔｉ膜
を形成しその上に第１のＴｉＮ膜を積層形成する工程
と、前記第１のＴｉＮ膜上にＣＶＤ法によりＷ膜を形成
する工程と、前記層間絶縁層上および前記ビアホール内
の前記Ｗ膜上にＣＶＤ法により第２のＴｉＮ膜を形成
し、該ビアホールを該第２のＴｉＮ膜で充填することに
より該ビアホール上を平坦化させる工程と、前記第２の
ＴｉＮ膜、前記Ｗ膜、前記第１のＴｉＮ膜および前記Ｔ
ｉ膜を順次選択的に除去してこれら膜からなる配線層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315395A JPH08203899A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315395A JPH08203899A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203899A true JPH08203899A (ja) | 1996-08-09 |
Family
ID=11825230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315395A Pending JPH08203899A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203899A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304701B1 (ko) * | 1999-01-25 | 2001-09-26 | 윤종용 | 알루미늄 및 텅스텐으로 비아홀이 매립된 반도체 장치 및 그 제조방법 |
| KR100316525B1 (ko) * | 1999-06-14 | 2001-12-12 | 김영환 | 반도체소자의 비트라인 형성방법 |
| KR100773357B1 (ko) * | 2006-11-09 | 2007-11-05 | 삼성전자주식회사 | 강유전체 랜덤 억세스 메모리 장치에서 커패시터 아래의노드 구조체들 및 그의 형성방법들 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136085A (ja) * | 1991-11-11 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05315334A (ja) * | 1992-04-02 | 1993-11-26 | Nec Corp | 半導体装置の製造方法 |
-
1995
- 1995-01-30 JP JP1315395A patent/JPH08203899A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136085A (ja) * | 1991-11-11 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05315334A (ja) * | 1992-04-02 | 1993-11-26 | Nec Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304701B1 (ko) * | 1999-01-25 | 2001-09-26 | 윤종용 | 알루미늄 및 텅스텐으로 비아홀이 매립된 반도체 장치 및 그 제조방법 |
| KR100316525B1 (ko) * | 1999-06-14 | 2001-12-12 | 김영환 | 반도체소자의 비트라인 형성방법 |
| KR100773357B1 (ko) * | 2006-11-09 | 2007-11-05 | 삼성전자주식회사 | 강유전체 랜덤 억세스 메모리 장치에서 커패시터 아래의노드 구조체들 및 그의 형성방법들 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |