JP3109269B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3109269B2
JP3109269B2 JP04213100A JP21310092A JP3109269B2 JP 3109269 B2 JP3109269 B2 JP 3109269B2 JP 04213100 A JP04213100 A JP 04213100A JP 21310092 A JP21310092 A JP 21310092A JP 3109269 B2 JP3109269 B2 JP 3109269B2
Authority
JP
Japan
Prior art keywords
layer
wiring
barrier metal
hole
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04213100A
Other languages
English (en)
Other versions
JPH0661228A (ja
Inventor
真也 大平
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP04213100A priority Critical patent/JP3109269B2/ja
Publication of JPH0661228A publication Critical patent/JPH0661228A/ja
Application granted granted Critical
Publication of JP3109269B2 publication Critical patent/JP3109269B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特に半導体装置の内部配線に用いるバリアメタル
を含む積層配線層の構造及び形成方法に関する。
【0002】近年、LSIの集積度がますます高まり、
その内部配線や、配線接続用のコンタクトホールやスル
ーホール等も極度に微細化されてきている。このような
状況において、配線抵抗やコンタクト抵抗を低減して半
導体装置の特性劣化を防止する必要があるのは勿論であ
るが、配線層の段差被覆性を向上してエレクトロマイグ
レーション、ストレスマイグレーション、段切れ等に起
因する断線を防止することが、半導体装置の信頼性を維
持するために特に重要になってきている。
【0003】一方、上記のように集積度が高まり素子の
微細化が進むと、それに伴って素子を構成する不純物拡
散層の接合もスケーリング則に基づいて浅く形成される
ようになるので、基板シリコンとの相互拡散により接合
が破壊されるのを防止するために、下層にバリアメタル
層を有する積層構造の内部配線を用いる必要が生じてく
る。そのため、上記バリアメタル層を有する積層構造の
配線層の段差被覆性を向上することが強く要望されてい
る。
【0004】
【従来の技術】従来、下層にバリアメタル層を有する内
部配線に用いる積層配線層の形成手段には、スパッタリ
ング法が用いられており、特にアルミニウム(Al)若しく
はその合金等よりなる主導電層のコンタクトホールやス
ルーホール部における段差被覆性を高めるためには、高
温のバイアススパッタ法が用いられていた。
【0005】しかし、この方法においても、優れた段差
被覆性を得るためには上記主導電層が堆積される面が完
全にチタン(Ti)や窒化チタン(TiN) 等の、表面にアルミ
ニウム等の主導電層の材料との合金層を形成し易くて主
導電層の表面移動度の高い、いわゆる濡れ性のよい下地
膜が存在することが必要になる。(月刊 Semiconductor
World 1989.12,富士通 渡部 潔,他 参照)ところ
が、積層配線の下層に、一般に用いられるTi層とTiN 層
との積層膜等からなるバリアメタル層は、前記のように
通常のスパッタリング法により形成されるために、段差
被覆性に乏しく、微細化されアスペクト比が大きくなっ
たコンタクトホールやスルーホール等においては、その
側壁にバリアメタル層の形成されない部分が存在するよ
うになり、バリアメタル層上に例えば高温バイアススパ
ッタ法で形成される上記Al若しくはAl合金等の主導電層
も必然的に段差被覆性が劣化する。この状態を示したの
が図4の従来の問題点を示す模式断面図である。
【0006】この図に示されるように、半導体或いは下
層配線等からなる導電性基板51上の絶縁膜52に形成され
たアスペクト比の大きいコンタクトホール(スルーホー
ル)53内にスパッタリング法により堆積される前記バリ
アメタル層54は、段差被覆性に乏しいために側壁の一部
にバリアメタル層54の堆積されないバリアメタル層欠如
部55を生ずる。そして、その後に高温バイアススパッタ
法で生成されるAl若しくはAl合金等の主導電層56は濡れ
性のよいバリアメタル層54に沿って堆積して行くため
に、コンタクトホール(スルーホール)53を埋めるよう
に形成した主導電層56内には前記コンタクトホール(ス
ルーホール)53側壁のバリアメタル層欠如部55を起点に
したボイド57が形成され、抵抗の増大や断線等のコンタ
クト不良を生じ、良好なコンタクトが保証されず、半導
体装置の性能及び信頼性が低下するという問題があっ
た。
【0007】
【発明が解決しようとする課題】そこで本発明は、下層
にバリアメタル層を有する積層構造の配線層の段差被覆
性を向上し、良好な配線コンタクトを保証して半導体装
置の性能及び信頼性劣化を防止することを目的とする。
【0008】
【課題を解決するための手段】上記課題の解決は、下層
からバリアメタル層、シリコン層、アルミニウム若しく
はその合金或いは高融点金属よりなる主導電層が順次積
層されてなる積層構造の内部配線に用いる積層配線層を
形成するに際して、基板上にスパッタ手段によりバリア
メタル層を形成する工程、次いで全面化学気相成長手段
によりシリコン層を形成する工程、次いで高温バイアス
スパッタ手段によりアルミニウム若しくはその合金或い
は高融点金属からなる主導電層を形成する工程を有する
半導体装置の製造方法により達成される。
【0009】
【作用】即ち本発明は、非晶質或いは多結晶質のシリコ
ン(Si)層上にAl、Alを主成分とするAl合金、高融点金属
等の主導電層を高温バイアススパッタ法で堆積した際、
Si層の表層部が上記主導電層と合金化することによって
非常に表面移動性(濡れ性)がよく、そのために上記主
導電層の堆積厚さの均一化が図れること、及び、上記Si
層を全面化学気相成長(CVD)法で形成すると、段差
被覆性が極めてよく、アスペクト比の高いコンタクトホ
ール(スルーホール)の側壁面や底面にもほぼ一様な厚
さにSi被膜を成長できることの二つの事実に基づいてな
された。
【0010】そして具体的には、コンタクトホール(ス
ルーホール)内を含む絶縁膜上にバリアメタル層を従来
通りスパッタリング法により被着した後、このコンタク
トホール(スルーホール)内を含む絶縁膜上に全面CV
D法により非晶質若しくは多結晶質等のSi層を成長させ
る。この気相成長Si層は前記のように段差被覆性が極め
てよいので、コンタクトホール(スルーホール)の内面
即ち側壁面及び底面は総てほぼ均一な厚さのSi層に覆わ
れ、Si層欠如部が発生することはない。
【0011】次いで、例えば平坦性に優れた高温バイア
ススパッタ法により、Al、Al合金、高融点金属等の主導
電層を堆積する。ここで、Siに対して濡れ性のよい主導
電層はSi層に沿って表面移動してSi層を有するコンタク
トホール(スルーホール)の側壁面及び底面上にも均一
なレートで堆積される。そしてこの際、前記のようにSi
層がコンタクトホール(スルーホール)の側壁面及び底
面にほぼ均一な厚さに形成されその欠如部が存在しない
ので、主導電層の堆積はコンタクトホール(スルーホー
ル)の内面全域から均一になされ、内部にボイドを残さ
ず主導電層により均一に埋められる。。
【0012】かくて、コンタクトホール(スルーホー
ル)部における配線抵抗、コンタクト抵抗の増大や、断
線(マイグレーションや段切れによる)は回避され、配
線やコンタクトホール(スルーホール)が微細化される
高集積度の半導体装置の性能及び信頼性の劣化は防止さ
れる。
【0013】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図1は本発明の構造の一実施例の模式断面図、
図2及び図3は本発明の方法の一実施例の工程断面図で
ある。全図を通じ同一対象物は同一符合で示す。
【0014】図1において、1はp若しくはnの一導電
型を有するSi基板、2は浅い接合を有しn+ 若しくはp
+ の反対導電型を有する不純物拡散領域、3は酸化シリ
コン(SiO2)等よりなり厚さ6000〜8000Å程度の下層絶縁
膜、4は径 8000 Å程度のコンタクトホール、5は例え
ば下部より膜厚 300Å程度のTi膜と膜厚1000〜1500Å程
度のTiN 膜が積層されてなる厚さ1300〜1800Å程度の第
1のバリアメタル層、6は各部ほぼ均一な 100〜200 Å
程度の膜厚を有する非晶質若しくは多結晶質の第1のSi
層、7は例えばAl-1%Si 合金からなる厚さ6000〜7000Å
程度の第1層Al配線、8は厚さ1μm程度の燐珪酸ガラ
ス(PSG) 等からなる層間絶縁膜、9は径8000 Å程度の
スルーホール、10は第1のバリアメタル層と同様の構成
を有する第2のバリアメタル層、11は第1のSi層と同様
の厚さを有する非晶質若しくは多結晶質の第2のSi層、
12は例えばAl-0.5%Cu 合金からなる厚さ1μm程度の第
2層Al配線を示す。
【0015】本発明に係る半導体装置は、例えば上記図
1に示すような構造を有しており、以下に、図2及び図
3を参照し一実施例について述べるような、本発明に係
る製造方法により形成される。
【0016】図2(a) 参照 即ち、一導電型を有するSi基板1の表面部に例えば2000
Å程度の浅い接合を有する反対導電型の不純物拡散領域
2が形成され、この基板1上を例えばCVD-SiO2からなる
厚さ6000〜8000Å程度の下層絶縁膜3で覆い、この下層
絶縁膜3に前記不純物拡散領域2を表出する径8000Å程
度のコンタクトホール4を周知の方法により形成してな
る従来同様の被処理基板を用い、先ず、この基板上に、
従来同様に通常のスパッタリング法により、厚さ 300Å
程度のTi膜と厚さ1000〜1500Å程度のTiN 膜を順次堆積
することにより厚さ1300〜1800Å程度の Ti/TiN 構成の
第1のバリアメタル層5を形成する。ここで、通常のス
パッタリング法による前記Ti膜とTiN 膜の段差被覆性は
充分でないので上記のようにアスペクト比が1程度ある
コンタクトホール4の側壁面には第1のバリアメタル層
5の欠如部13を生ずる。
【0017】図2(b) 参照 次いで、上記基板上にモノシラン(SiH4)或いはジシラン
(Si2H6) を成長ガスに用いる通常の全面CVD 法により、
厚さ 100〜200 Å程度の薄い非晶質若しくは多結晶質の
第1のSi層6を形成する。ここで、上記CVD 法によるSi
層の段差被覆性は非常に優れているので、上記第1のSi
層6は前記第1のバリアメタル層5を有する下層絶縁膜
3上は勿論のこと、第1のバリアメタル層5の欠如部13
を有するコンタクトホール4の内面即ち側壁面及び底面
にも、ほぼ均一な厚さに形成される。
【0018】なお、上記Siの全面CVD における成長条件
は例えば下記による。 成長ガス Si2H6 60 sccm キャリアガス N2 100 sccm 成長圧力 0.4 Torr 成長温度 450 ℃ 図2(c) 参照 次いで、上記基板上に高温バイアススパッタ法により例
えばAl-1%Si 合金からなる厚さ6000〜7000Å程度の第1
のAl配線層107 を堆積する。高温バイアススパッタの条
件は、基板加熱温度: 400〜500 ℃、基板バイアス:−
400 〜−600 V程度に設定する。
【0019】ここで、第1のAl配線層107 は前記第1の
Si層5に沿って表面移動しながら均一な厚さに堆積され
るので、欠如部が存在せず均一な厚さに第1のSi層6が
形成されているコンタクトホール4の側壁面及び底面に
も均一なレートでAl層107 が堆積され、コンタクトホー
ル4の内部はボイドを残さずに均一にAl層107 で埋めら
れる。なお、通常のスパッタリング法を用いてもボイド
の発生をさけることはできるが、上記高温バイアススパ
ッタのほうがより完全である。
【0020】なおまた、上記第1のAl配線層107 は全面
化学気相成長手段で形成してもよい。この場合、化学気
相成長の殆どが表面反応であるためSi層5に対する密着
性が高まるので、Si層5が密着層として使われる場合に
は一層望ましい。
【0021】図2(d) 参照 次いで、通常通りフォトプロセスを用いて形成した図示
しないレジストパターンをマスクにし、塩素系のガスに
よるリアクティブイオンエッチング(RIE) 処理によりAl
層107 をパターニングし、引き続いて弗素系のガスによ
るRIE 処理により第1のSi層6及び第1のバリアメタル
層5をパターニングして、バリアメタル層5と第1のSi
層6及び第1のAl配線層107 が順次積層されてなる第1
層Al配線7を形成する。なおここで、コンタクトホール
4の底部に存在する第1のバリアメタル層5はAlと基板
Siとの相互拡散のバリアとなる。
【0022】図2(e) 参照 次いで、通常のCVD 法により上記基板上に厚さ1μm程
度のPSG 等からなる層間絶縁膜8を形成し、次いでこの
層間絶縁膜8に通常のフォトリソグラフィにより第1層
Al配線7を表出する径8000Å程度のスルーホール9を形
成する。
【0023】図3(a) 参照 次いで、上記基板上に、第1層Al配線7を形成した際と
同様に、通常のスパッタリング法により厚さ 300Å程度
のTi膜と厚さ1000〜1500Å程度のTiN 膜とからなる厚さ
1300〜1800Å程度の第2のバリアメタル層10を形成し、
次いで前記同様の条件による全面CVD 法により厚さ 100
〜200 Å程度の薄い非晶質若しくは多結晶質の第2のSi
層11を形成する。ここで、通常のスパッタリング法によ
る前記Ti膜とTiN 膜の段差被覆性は充分でないので上記
のようにアスペクト比が1以上あるスルーホール9の側
壁面には第2のバリアメタル層10の欠如部14を生ずる。
また、CVD 法によるSi層11の段差被覆性は非常に優れて
いるので、上記第2のSi層11は前記第2のバリアメタル
層10を有する層間絶縁膜8上は勿論のこと、第2のバリ
アメタル層10の欠如部14を有するスルーホール9の内面
即ち側壁面及び底面にも、ほぼ均一な厚さに形成され
る。
【0024】図3(b) 参照 次いで、上記基板上に高温バイアススパッタ法によりAl
-0.5%Cu 合金からなる厚さ1μm程度の第2層Al配線層
112 を堆積する。高温バイアススパッタの条件は、第1
層Al配線層の場合と同様に基板加熱温度: 400〜500
℃、基板バイアス:−400 〜−600 V程度に設定する。
【0025】この第2のAl配線層112 も第2のSi層10に
沿って表面移動しながら均一な厚さに堆積されるので、
欠如部が存在せず均一な厚さに第2のSi層10が形成され
ているスルーホール9の側壁面及び底面にも均一にAl層
112 が堆積され、スルーホール9は内部にボイドを残さ
ずにAl層112 により均一に埋められる。
【0026】図1参照 次いで、通常通りフォトプロセスを用いて形成した図示
しないレートパターンをマスクにし、塩素系のガスによ
るリアクティブイオンエッチング(RIE) 処理により第2
のAl配線層112 をパターニングし、引き続いて弗素系の
ガスによるRIE処理により第2のSi層11及び第2のバリ
アメタル層10をパターニングして、第2のバリアメタル
層10と第2のSi層11及び第2のAl配線層112 が順次積層
されてなる第2層Al配線12を形成し、以後図示しない被
覆絶縁膜の形成等がなされて、本発明に係る多層Al配線
構造の半導体装置が完成する。なおここで、スルーホー
ル9の底部に存在する第2のバリアメタル層10はAl中の
Si及びCuが相互に拡散するのを防ぐバリアとなる。
【0027】以上実施例に示したような本発明に係る製
造方法により形成される本発明の下層にバリアメタル層
を有する積層Al配線においては、主導電層となるAl-1%
Si合金或いはAl-5%Cu合金等からなるAl配線層(107、11
2 等) とバリアメタル層4、10等) との間に、段差被覆
性が非常によく、コンタクトホール4やスルーホール9
の側壁面及び底面にも均一な厚さに形成されCVD-Si層
(6、11等) を設ける。それにより、その上部に高温バイ
アススパッタ手段により堆積される前述のようにSiに対
して濡れ性のよい上記Al配線層(107、112 等) は、Siに
沿って表面移動してコンタクトホール4或いはスルーホ
ール9の側壁面及び底面からほぼ均一なレートで堆積さ
れる。そして、コンタクトホール4或いはスルーホール
9内は内部にボイドを残すことなくAl配線層(107 、
112 等) により均一に埋め込まれる。
【0028】なお上記実施例においては、下層及び上層
の内部配線の主導電層に Al-Si、Al-Cu 等のAl合金を用
いたが、主導電層に純Alを用いても勿論さしつかえな
く、また主導電層にスパッタ堆積による高融点金属を用
いる際にも有効である。また、上記CVD-Si層は、全面気
相成長手段によりタングステン等の主導電層を形成する
際に、絶縁膜上への密着層としても寄与する。
【0029】
【発明の効果】以上説明したように本発明によれば、下
層にバリアメタル層を有する積層構造の内部配線を用い
る際に、微細なコンタクトホールやスルーホール内に例
えばAl合金等の主導電層をボイドを残さず均一に埋込む
ことができ、コンタクトホールやスルーホール部におけ
る配線抵抗やコンタクト抵抗の増大が防止されると共
に、段切れやエレクトロマイグレーション、ストレスマ
イグレーション等による断線も防止される。
【0030】従って本発明は、コンタクトホールやスル
ーホールが微細化され、且つ下層にバリアメタル層を有
する積層構造の内部配線が用いられる高集積度の半導体
装置の、性能及び信頼性の劣化防止に寄与するところが
大きい。
【図面の簡単な説明】
【図1】 本発明の構造の一実施例の模式断面図
【図2】 本発明の方法の一実施例の工程断面図(その
1)
【図3】 本発明の方法の一実施例の工程断面図(その
2)
【図4】 従来の問題点を示す模式断面図
【符号の説明】
1 Si基板 2 不純物拡散領域 3 下層絶縁膜 4 コンタクトホール 5 第1のバリアメタル層 6 第1のSi層 7 第1層Al配線 8 層間絶縁膜 9 スルーホール 10 第2のバリアメタル層 11 第2のSi層 12 第2層Al配線 13、14 バリアメタル層欠如部 107 第1のAl配線層 112 第2のAl配線層
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 下層からバリアメタル層、シリコン層、
    アルミニウム若しくはその合金或いは高融点金属よりな
    る主導電層が順次積層されてなる積層構造の内部配線に
    用いる積層配線層を形成するに際して、 基板上にスパッタ手段によりバリアメタル層を形成する
    工程、次いで全面化学気相成長手段によりシリコン層を
    形成する工程、次いで高温バイアススパッタ手段により
    アルミニウム若しくはその合金或いは高融点金属からな
    る主導電層を形成する工程を有することを特徴とする半
    導体装置の製造方法。
JP04213100A 1992-08-11 1992-08-11 半導体装置の製造方法 Expired - Fee Related JP3109269B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04213100A JP3109269B2 (ja) 1992-08-11 1992-08-11 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04213100A JP3109269B2 (ja) 1992-08-11 1992-08-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0661228A JPH0661228A (ja) 1994-03-04
JP3109269B2 true JP3109269B2 (ja) 2000-11-13

Family

ID=16633575

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04213100A Expired - Fee Related JP3109269B2 (ja) 1992-08-11 1992-08-11 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3109269B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4880593A (en) * 1988-01-11 1989-11-14 Plasticon Patents, S.A. Method for preparing blow molded plastic container
JP2797933B2 (ja) * 1993-11-30 1998-09-17 日本電気株式会社 半導体装置の製造方法
JP3445472B2 (ja) * 1997-08-04 2003-09-08 日本電信電話株式会社 半導体装置

Also Published As

Publication number Publication date
JPH0661228A (ja) 1994-03-04

Similar Documents

Publication Publication Date Title
JP2655213B2 (ja) 半導体装置の配線接続構造およびその製造方法
US6555471B2 (en) Method of making a void-free aluminum film
JP2533414B2 (ja) 半導体集積回路装置の配線接続構造およびその製造方法
JP3175721B2 (ja) 半導体装置の製造方法
KR100331906B1 (ko) 반도체 장치의 제조 방법
US6331482B1 (en) Method of VLSI contact, trench, and via filling using a germanium underlayer with metallization
JP3109269B2 (ja) 半導体装置の製造方法
US20020043722A1 (en) Semiconductor device and method of manufacturing the same
JP2616402B2 (ja) 半導体装置の製造方法
JPH05234935A (ja) 半導体装置及びその製造方法
JP3328359B2 (ja) 半導体装置の製造方法
JP3277909B2 (ja) 半導体装置及びその製造方法
JP2830540B2 (ja) 多層配線の製造方法
JPH065674B2 (ja) 半導体装置の製造方法
JP3029507B2 (ja) 半導体装置の配線層接続構造
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法
JP3337758B2 (ja) 半導体装置の製造方法
US6350676B1 (en) Method of forming high-stability metallic contacts in an integrated circuit with one or more metallized layers
JP3057869B2 (ja) 半導体装置の製造方法
JPH08203899A (ja) 半導体装置の製造方法
JP2983098B2 (ja) 半導体装置の製造方法
JPH11297699A (ja) 拡散バリア層およびその製造方法
JPH0629237A (ja) 半導体装置及びその製造方法
JPH06163705A (ja) 導電膜積層配線構造を有する半導体装置
JPH05102150A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000815

LAPS Cancellation because of no payment of annual fees