JPH06236928A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06236928A JPH06236928A JP12744393A JP12744393A JPH06236928A JP H06236928 A JPH06236928 A JP H06236928A JP 12744393 A JP12744393 A JP 12744393A JP 12744393 A JP12744393 A JP 12744393A JP H06236928 A JPH06236928 A JP H06236928A
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- insulating film
- interlayer insulating
- semiconductor device
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Abstract
(57)【要約】
【目的】 高アスペクト比の半導体装置およびその製造
方法を提供する。 【構成】 基板１上の下層層間絶縁膜２に下層配線３を
施した後、この下層配線３の上にビアコンタクトホール
５の深さと上層配線７の厚さとの和に相当する膜厚の上
層層間絶縁膜４を堆積し、レジストプロセスを経て上層
層間絶縁膜４をエッチングすることにより上層配線７の
形状をした溝部９を形成し、レジストプロセスを経て上
層層間絶縁膜４をさらにエッチングすることによりビア
コンタクトホールの形状をした透し孔10を形成し、透し
孔10をも含めてTiN とＷの積層構造とした配線材料をＣ
ＶＤ法およびスパッタ法により成膜し、エッチバックに
よって上層配線７をプラグ部と一体に形成することによ
り、高アスペクト比の半導体装置の製造を可能とする。
方法を提供する。 【構成】 基板１上の下層層間絶縁膜２に下層配線３を
施した後、この下層配線３の上にビアコンタクトホール
５の深さと上層配線７の厚さとの和に相当する膜厚の上
層層間絶縁膜４を堆積し、レジストプロセスを経て上層
層間絶縁膜４をエッチングすることにより上層配線７の
形状をした溝部９を形成し、レジストプロセスを経て上
層層間絶縁膜４をさらにエッチングすることによりビア
コンタクトホールの形状をした透し孔10を形成し、透し
孔10をも含めてTiN とＷの積層構造とした配線材料をＣ
ＶＤ法およびスパッタ法により成膜し、エッチバックに
よって上層配線７をプラグ部と一体に形成することによ
り、高アスペクト比の半導体装置の製造を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来よりＬＳＩなどの集積回路を有する
半導体基板表面上では、配線を多層構造として層間に絶
縁膜を介装させ、この絶縁膜にあけたコンタクトホール
もしくはビアコンタクトホールを通して基板と配線また
は下層配線と上層配線を相互に接続する。そして、集積
度が高まり素子の微細化が進んでコンタクトホールもし
くはビアコンタクトホールが１μm 未満に微細になる
と、従来のAlのスパッタでは十分なカバレッジが確保し
にくいため、コンタクトホールもしくはビアコンタクト
ホールをたとえばＷやAlなどのプラグで埋め込み、Alの
カバレッジを改善する手段が用いられている。
半導体基板表面上では、配線を多層構造として層間に絶
縁膜を介装させ、この絶縁膜にあけたコンタクトホール
もしくはビアコンタクトホールを通して基板と配線また
は下層配線と上層配線を相互に接続する。そして、集積
度が高まり素子の微細化が進んでコンタクトホールもし
くはビアコンタクトホールが１μm 未満に微細になる
と、従来のAlのスパッタでは十分なカバレッジが確保し
にくいため、コンタクトホールもしくはビアコンタクト
ホールをたとえばＷやAlなどのプラグで埋め込み、Alの
カバレッジを改善する手段が用いられている。
【０００３】図６は、ビアコンタクトホールに上記した
Ｗプラグを埋め込む工程を示したものである。 まず図６(a) に示すように、基板１上に堆積した下
層層間絶縁膜２の上に下層配線３を施した後、この下層
配線３の上にビアコンタクトホールの深さａに相当する
たとえば8000〜 10000Å以上の膜厚の上層層間絶縁膜４
を堆積する。この上層層間絶縁膜４の膜厚はあまり薄く
すると容量が大きくなるので、ある程度の厚みを保持す
る必要がある。 図６(b) に示すように、レジストプロセスを経て上
層層間絶縁膜４のエッチングにより、寸法ｂがたとえば
8000Å程度のビアコンタクトホール５を形成する。 つぎに、図６(c) に示すように、このビアコンタク
トホール５内に TiN層をスパッタ法により1000Å程度に
薄く成膜した後、ＷをＣＶＤ法により 10000Å程度堆積
し、エッチバックすることによりＷのプラグ６を形成す
る。 さらに、図６(d) に示すように、たとえばAl合金を
用いて厚さｃなる上層配線７を300 ℃程度の温度のスパ
ッタ法により成膜する。 最後に、図６(e) に示すように、レジストプロセス
を経て上層配線７をエッチングし、幅ｄなる配線間スペ
ース８を形成する。
Ｗプラグを埋め込む工程を示したものである。 まず図６(a) に示すように、基板１上に堆積した下
層層間絶縁膜２の上に下層配線３を施した後、この下層
配線３の上にビアコンタクトホールの深さａに相当する
たとえば8000〜 10000Å以上の膜厚の上層層間絶縁膜４
を堆積する。この上層層間絶縁膜４の膜厚はあまり薄く
すると容量が大きくなるので、ある程度の厚みを保持す
る必要がある。 図６(b) に示すように、レジストプロセスを経て上
層層間絶縁膜４のエッチングにより、寸法ｂがたとえば
8000Å程度のビアコンタクトホール５を形成する。 つぎに、図６(c) に示すように、このビアコンタク
トホール５内に TiN層をスパッタ法により1000Å程度に
薄く成膜した後、ＷをＣＶＤ法により 10000Å程度堆積
し、エッチバックすることによりＷのプラグ６を形成す
る。 さらに、図６(d) に示すように、たとえばAl合金を
用いて厚さｃなる上層配線７を300 ℃程度の温度のスパ
ッタ法により成膜する。 最後に、図６(e) に示すように、レジストプロセス
を経て上層配線７をエッチングし、幅ｄなる配線間スペ
ース８を形成する。
【０００４】なお、下層層間絶縁膜２にコンタクトホー
ルを設けて、基板１と下層配線３を接続する場合にも上
記〜の工程に準じてなされる。
ルを設けて、基板１と下層配線３を接続する場合にも上
記〜の工程に準じてなされる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来法においては下記のような問題点がある。 Ｗのプラグ６とAl合金の２層目の上層配線７との間
で、接触電位の差により接触不良を起こすこと。 上層配線７の形成後に行う配線間スペース８の形成
工程で、Al配線を切断するのにCl系のガスを使うため、
切断後に配線が腐食する恐れがあること。この腐食を防
止するために、Cl系の後にSF6 を使う場合もあるが、こ
のSF6 が上層配線７の表面に付着して導電性の悪いフッ
化アルミを析出することになり、導電性を悪化するこ
と。 ビアコンタクトホール５のレジストプロセスと上層
配線７のレジストプロセスとでマスクずれが生じて、図
７(a) に示すように、プラグ６と上層配線７との接触面
積が小さくなり、エレクトロマイグレーションによって
配線寿命が短くなること。これを避けるために、図７
(b) に示すように、ビアコンタクトホール５上の上層配
線７の配線幅を広くする必要があるが、そうすると、微
細化が抑制されて集積度が低下すること。
ような従来法においては下記のような問題点がある。 Ｗのプラグ６とAl合金の２層目の上層配線７との間
で、接触電位の差により接触不良を起こすこと。 上層配線７の形成後に行う配線間スペース８の形成
工程で、Al配線を切断するのにCl系のガスを使うため、
切断後に配線が腐食する恐れがあること。この腐食を防
止するために、Cl系の後にSF6 を使う場合もあるが、こ
のSF6 が上層配線７の表面に付着して導電性の悪いフッ
化アルミを析出することになり、導電性を悪化するこ
と。 ビアコンタクトホール５のレジストプロセスと上層
配線７のレジストプロセスとでマスクずれが生じて、図
７(a) に示すように、プラグ６と上層配線７との接触面
積が小さくなり、エレクトロマイグレーションによって
配線寿命が短くなること。これを避けるために、図７
(b) に示すように、ビアコンタクトホール５上の上層配
線７の配線幅を広くする必要があるが、そうすると、微
細化が抑制されて集積度が低下すること。
【０００６】ところで、上記のような問題点を解決する
手段として、たとえば論文「High-Density High-Reliab
ility Tungsten Interconnection by Filled Interconn
ectGroove Metallization（Eliot K.Broadbent et al,
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.35, NO.
7, JULY 1988)」には、絶縁膜中にパターンエッチング
された溝中にＣＶＤを用いたタングステンＷを充填する
ことにより配線が得られることが報告されている。
手段として、たとえば論文「High-Density High-Reliab
ility Tungsten Interconnection by Filled Interconn
ectGroove Metallization（Eliot K.Broadbent et al,
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.35, NO.
7, JULY 1988)」には、絶縁膜中にパターンエッチング
された溝中にＣＶＤを用いたタングステンＷを充填する
ことにより配線が得られることが報告されている。
【０００７】しかし、この論文の方法では、配線用の溝
の幅が一つの層間絶縁膜につき一通りで回路設計に自由
度がないという欠点がある。すなわち、一つの配線層に
おいて配線の幅は流したい電流の密度に応じて広くした
り狭くしたりするが、ＣＶＤで成膜したタングステンを
レジストエッチバックによって溝ごとに分離すると電極
用のパッドや電源ラインなどの幅の広いタングステン上
にレジストが残ってしまったり、タングステンの膜厚が
薄くなって配線抵抗が高くなってしまい、１配線層にお
いて配線の幅は一通りしか許されなかったのである。
の幅が一つの層間絶縁膜につき一通りで回路設計に自由
度がないという欠点がある。すなわち、一つの配線層に
おいて配線の幅は流したい電流の密度に応じて広くした
り狭くしたりするが、ＣＶＤで成膜したタングステンを
レジストエッチバックによって溝ごとに分離すると電極
用のパッドや電源ラインなどの幅の広いタングステン上
にレジストが残ってしまったり、タングステンの膜厚が
薄くなって配線抵抗が高くなってしまい、１配線層にお
いて配線の幅は一通りしか許されなかったのである。
【０００８】また、溝の形成に際し、層間絶縁膜に段差
があると段差部の溝の深さが平坦部の溝の深さに比べて
浅くなってしまい、タングステンを充填した場合にタン
グステンが薄くなって配線抵抗が高くなってしまうとい
う欠点がある。さらに、タングステンを成膜する前に層
間絶縁膜とタングステン膜との密着性を向上し剥がれを
防止するためスパッタによってチタンとタングステンの
膜を形成する必要がある。さらにまた、基板と配線層間
のコンタクトの場合はあるが、配線層間のコンタクトに
ついては何らの報告がなく、配線の形成において不完全
である。
があると段差部の溝の深さが平坦部の溝の深さに比べて
浅くなってしまい、タングステンを充填した場合にタン
グステンが薄くなって配線抵抗が高くなってしまうとい
う欠点がある。さらに、タングステンを成膜する前に層
間絶縁膜とタングステン膜との密着性を向上し剥がれを
防止するためスパッタによってチタンとタングステンの
膜を形成する必要がある。さらにまた、基板と配線層間
のコンタクトの場合はあるが、配線層間のコンタクトに
ついては何らの報告がなく、配線の形成において不完全
である。
【０００９】一方、論文「A Quarter-Micron Planarize
d Interconnection Technology With Self-aligned Plu
g (K.Uno et al, Proceeding IEDM 92, P.305 〜308, 1
992)」には、配線用の溝を形成し、その上からコンタク
トホールをエッチングにより形成し、その後溝とコンタ
クトホール中にＣＶＤを１回用いてタングステンを充填
することにより配線が得られることが報告されている。
d Interconnection Technology With Self-aligned Plu
g (K.Uno et al, Proceeding IEDM 92, P.305 〜308, 1
992)」には、配線用の溝を形成し、その上からコンタク
トホールをエッチングにより形成し、その後溝とコンタ
クトホール中にＣＶＤを１回用いてタングステンを充填
することにより配線が得られることが報告されている。
【００１０】しかし、この論文の方法においても、上記
論文と同様に配線幅が一通りで回路設計に自由度がな
く、また溝の形成に際し層間絶縁膜に段差があると段差
部でタングステンが薄くなり、配線抵抗が高くなってし
まうという欠点がある。また、層間絶縁膜の上部に溝と
コンタクトホールのエッチングのためにエッチングスト
ップ層を設けているので、溝を形成してその上からコン
タクトホールをエッチングにより形成するとホール径を
溝の幅と同等にしかすることができない。
論文と同様に配線幅が一通りで回路設計に自由度がな
く、また溝の形成に際し層間絶縁膜に段差があると段差
部でタングステンが薄くなり、配線抵抗が高くなってし
まうという欠点がある。また、層間絶縁膜の上部に溝と
コンタクトホールのエッチングのためにエッチングスト
ップ層を設けているので、溝を形成してその上からコン
タクトホールをエッチングにより形成するとホール径を
溝の幅と同等にしかすることができない。
【００１１】このことにより、ＬＳＩの集積化が進み配
線幅に対する配線の高さの比が１を越えて大きくなる
と、プラグの電流密度が配線より高くなり、プラグの寿
命が短くなってしまうという問題がある。そこで、タン
グステンを成膜する前にタングステン膜が均一な膜厚が
得られて、かつ層間絶縁膜とタングステン膜との密着性
を向上し剥がれを防止するためには、スパッタによって
チタンとチタンナイトライドの膜を形成することが必要
となる。
線幅に対する配線の高さの比が１を越えて大きくなる
と、プラグの電流密度が配線より高くなり、プラグの寿
命が短くなってしまうという問題がある。そこで、タン
グステンを成膜する前にタングステン膜が均一な膜厚が
得られて、かつ層間絶縁膜とタングステン膜との密着性
を向上し剥がれを防止するためには、スパッタによって
チタンとチタンナイトライドの膜を形成することが必要
となる。
【００１２】さらに、基板と配線層間のコンタクトの場
合はあるが、配線層間のコンタクトについては前記論文
と同様に何らの報告がなく、配線の形成において不完全
であるという懸念がある。本発明は、上記のような課題
を解決した半導体装置およびその製造方法を提供するこ
とを目的とする。
合はあるが、配線層間のコンタクトについては前記論文
と同様に何らの報告がなく、配線の形成において不完全
であるという懸念がある。本発明は、上記のような課題
を解決した半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の第１の態様は、
半導体基板上に層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置において、前記配線導体に対して
半導体基板側に位置するコンタクトプラグもしくはビア
コンタクトプラグと前記配線導体との境界に不連続面が
ないことを特徴とする半導体装置である。
半導体基板上に層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置において、前記配線導体に対して
半導体基板側に位置するコンタクトプラグもしくはビア
コンタクトプラグと前記配線導体との境界に不連続面が
ないことを特徴とする半導体装置である。
【００１４】また、本発明の第２の態様は、半導体基板
上に異なったエッチングレートを有する絶縁膜を多層に
積層した層間絶縁膜を介して配線導体を多層に積層して
なる半導体装置において、前記配線導体に対して半導体
基板側に位置するコンタクトプラグまたはビアコンタク
トプラグと前記配線導体とが同種の導電体よりなり、か
つ該導電体の結晶状態が少なくとも面にほぼ垂直な成長
方向を有する結晶が全壁面に連続していることを特徴と
する半導体装置である。
上に異なったエッチングレートを有する絶縁膜を多層に
積層した層間絶縁膜を介して配線導体を多層に積層して
なる半導体装置において、前記配線導体に対して半導体
基板側に位置するコンタクトプラグまたはビアコンタク
トプラグと前記配線導体とが同種の導電体よりなり、か
つ該導電体の結晶状態が少なくとも面にほぼ垂直な成長
方向を有する結晶が全壁面に連続していることを特徴と
する半導体装置である。
【００１５】さらに、本発明の第３の態様は、半導体基
板上に層間絶縁膜を介して配線導体を多層に積層してな
る半導体装置の製造方法において、前記配線導体層の領
域を選択的にエッチングし、その後コンタクトホールま
たはビアコンタクトホールを選択的に開口し、配線用の
導体を埋め込むことを特徴とする半導体装置の製造方法
である。
板上に層間絶縁膜を介して配線導体を多層に積層してな
る半導体装置の製造方法において、前記配線導体層の領
域を選択的にエッチングし、その後コンタクトホールま
たはビアコンタクトホールを選択的に開口し、配線用の
導体を埋め込むことを特徴とする半導体装置の製造方法
である。
【００１６】さらにまた、本発明の第４の態様は、半導
体基板上に異なったエッチングレートを有する絶縁膜を
多層に積層した層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置の製造方法において、前記配線導
体層の領域を選択的にエッチングし、その後コンタクト
ホールまたはビアコンタクトホールを選択的に開口し、
配線用の導体を埋め込むことを特徴とする半導体装置の
製造方法である。
体基板上に異なったエッチングレートを有する絶縁膜を
多層に積層した層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置の製造方法において、前記配線導
体層の領域を選択的にエッチングし、その後コンタクト
ホールまたはビアコンタクトホールを選択的に開口し、
配線用の導体を埋め込むことを特徴とする半導体装置の
製造方法である。
【００１７】
【作 用】本発明によれば、コンタクトホール内のプラ
グと下層配線とを、あるいはビアコンタクトホール内の
プラグと上層配線とを一体的に連続して形成するように
したので、アスペクト比の高い場合でも接触不良などの
恐れがなく確実に半導体基板と下層配線とを、あるいは
下層配線と上層配線とを接続することが可能である。
グと下層配線とを、あるいはビアコンタクトホール内の
プラグと上層配線とを一体的に連続して形成するように
したので、アスペクト比の高い場合でも接触不良などの
恐れがなく確実に半導体基板と下層配線とを、あるいは
下層配線と上層配線とを接続することが可能である。
【００１８】
〔実施例１〕本発明の第１の実施例の工程を図１に基づ
いて以下に説明する。 図１(a) に示すように、基板１上に堆積した下層層
間絶縁膜２の上に下層配線３を施した後、この下層配線
３の上に膜厚ｔの上層層間絶縁膜４をプラズマＣＶＤで
成膜する。この膜厚ｔの大きさは、ビアコンタクトホー
ル５の深さａと上層配線７の厚さｃとの和に相当するも
のとし、たとえば15000 Åとされる。 ついで、図１(b) に示すように、レジストプロセス
を経て上層層間絶縁膜４をエッチングすることにより幅
ｄ（配線間スペース８の間隔に相当）なる凸状部４ａの
両側に上層配線７の形状に相当するたとえば幅；10000
Åで深さ；7000Åの溝部９を形成する。 図１(c) に示すように、さらにレジストプロセスを
経て残留した上層層間絶縁膜４をエッチングすることに
より、直径ｂがたとえば8000Åで深さが8000Åなるビア
コンタクトホール５の形状をした透し孔10を形成する。 図１(d) に示すように、透し孔10を含む上層層間絶
縁膜４上にスパッタ法によりTiN 層をたとえば1000Å成
膜し、さらにその上にＣＶＤ法によりＷ層をたとえば10
000 Åの厚さに成膜し、エッチバックによって透し孔10
内のプラグ６相当部をも含めて上層配線７を形成する。
いて以下に説明する。 図１(a) に示すように、基板１上に堆積した下層層
間絶縁膜２の上に下層配線３を施した後、この下層配線
３の上に膜厚ｔの上層層間絶縁膜４をプラズマＣＶＤで
成膜する。この膜厚ｔの大きさは、ビアコンタクトホー
ル５の深さａと上層配線７の厚さｃとの和に相当するも
のとし、たとえば15000 Åとされる。 ついで、図１(b) に示すように、レジストプロセス
を経て上層層間絶縁膜４をエッチングすることにより幅
ｄ（配線間スペース８の間隔に相当）なる凸状部４ａの
両側に上層配線７の形状に相当するたとえば幅；10000
Åで深さ；7000Åの溝部９を形成する。 図１(c) に示すように、さらにレジストプロセスを
経て残留した上層層間絶縁膜４をエッチングすることに
より、直径ｂがたとえば8000Åで深さが8000Åなるビア
コンタクトホール５の形状をした透し孔10を形成する。 図１(d) に示すように、透し孔10を含む上層層間絶
縁膜４上にスパッタ法によりTiN 層をたとえば1000Å成
膜し、さらにその上にＣＶＤ法によりＷ層をたとえば10
000 Åの厚さに成膜し、エッチバックによって透し孔10
内のプラグ６相当部をも含めて上層配線７を形成する。
【００１９】このようにして、ビアコンタクトホール５
を介して下層配線３と上層配線７との間の接続を一体的
に連続して形成することができる。なお、下層層間絶縁
膜２にコンタクトホールを設けて基板１と下層配線３と
の間を接続する場合にも、上記〜の工程に準じて同
様に行えばよい。 〔実施例２〕本発明の第２の実施例の工程を図２に基づ
いて以下に説明する。 図２(a) に示すように、基板１上の下層層間絶縁膜
２に下層配線３を施した後、この下層配線３の上に上層
層間絶縁膜４Ａとして、配線層の層間絶縁膜厚に相当す
る膜厚8000Åの酸化シリコン膜41と、その上に 500Åか
ら1000Åの膜厚の窒化シリコン膜42と、さらに配線層の
層間絶縁膜厚に相当する膜厚8000Åの酸化シリコン膜43
とをそれぞれＣＶＤ法で順次成膜する。 ついで、図２(b) に示すように、レジストプロセス
を経て酸化シリコン膜43を窒化シリコン膜42までエッチ
ングすることにより、幅8000Å（配線間スペース８の間
隔に相当）なる凸状部43ａの両側に上層配線７の形状に
相当する幅8000Åで深さ8000Åの溝部９を形成する。 図２(c) に示すように、さらにレジストプロセスを
経て窒化シリコン膜42，酸化シリコン膜41および下層層
間絶縁膜２をエッチングすることにより、径が 10000Å
で深さが 18000Åなるビアコンタクトホール11を形成す
る。 図２(d) に示すように、下層層間絶縁膜２上にＣＶ
Ｄ法により厚さ 500Åのタングステンシリサイド12と厚
さ8000Åのタングステン13を連続して順次成膜し、大気
に曝すことなくエッチバックすることによって、ビアコ
ンタクトホール11内のプラグ相当部をも含めて上層配線
７を形成する。なお、このときのプラグ部を含めた上層
配線７の結晶状態は図３に例示するように、少なくとも
面にほぼ垂直な成長方向を有する結晶が全壁面に連続し
ている。
を介して下層配線３と上層配線７との間の接続を一体的
に連続して形成することができる。なお、下層層間絶縁
膜２にコンタクトホールを設けて基板１と下層配線３と
の間を接続する場合にも、上記〜の工程に準じて同
様に行えばよい。 〔実施例２〕本発明の第２の実施例の工程を図２に基づ
いて以下に説明する。 図２(a) に示すように、基板１上の下層層間絶縁膜
２に下層配線３を施した後、この下層配線３の上に上層
層間絶縁膜４Ａとして、配線層の層間絶縁膜厚に相当す
る膜厚8000Åの酸化シリコン膜41と、その上に 500Åか
ら1000Åの膜厚の窒化シリコン膜42と、さらに配線層の
層間絶縁膜厚に相当する膜厚8000Åの酸化シリコン膜43
とをそれぞれＣＶＤ法で順次成膜する。 ついで、図２(b) に示すように、レジストプロセス
を経て酸化シリコン膜43を窒化シリコン膜42までエッチ
ングすることにより、幅8000Å（配線間スペース８の間
隔に相当）なる凸状部43ａの両側に上層配線７の形状に
相当する幅8000Åで深さ8000Åの溝部９を形成する。 図２(c) に示すように、さらにレジストプロセスを
経て窒化シリコン膜42，酸化シリコン膜41および下層層
間絶縁膜２をエッチングすることにより、径が 10000Å
で深さが 18000Åなるビアコンタクトホール11を形成す
る。 図２(d) に示すように、下層層間絶縁膜２上にＣＶ
Ｄ法により厚さ 500Åのタングステンシリサイド12と厚
さ8000Åのタングステン13を連続して順次成膜し、大気
に曝すことなくエッチバックすることによって、ビアコ
ンタクトホール11内のプラグ相当部をも含めて上層配線
７を形成する。なお、このときのプラグ部を含めた上層
配線７の結晶状態は図３に例示するように、少なくとも
面にほぼ垂直な成長方向を有する結晶が全壁面に連続し
ている。
【００２０】このようにして、ビアコンタクトホール11
を介して下層配線３と上層配線７との間の接続を一体的
に連続して形成することができる。ここで、上記ステッ
プにおける上下配線とプラグ部とのコンタクトの状況
について補足すると、図４(a) は従来例を示したもので
あってプラグ部14と上層配線７と下層配線３の電流密度
は同程度であるが、ＬＳＩの集積化が進んで、図４(b)
に示すように配線幅ｗに対する配線高さｈの比ｈ／ｗが
１を越えて大きくなると、プラグ部14を流れる電流密度
が配線を流れる電流密度より大きくなってしまい、プラ
グ部14の信頼性が著しく低下してしまう。そこで、図４
(c) では、プラグ部14の径を配線の幅より大きくし、ま
た下層配線３とプラグ部14とのコンタクトは下層配線３
の上面ばかりではなく、その側面および下面からもとる
ようにすれば接触抵抗の増加を抑制できるから、プラグ
部14の信頼性低下を解消することができる。
を介して下層配線３と上層配線７との間の接続を一体的
に連続して形成することができる。ここで、上記ステッ
プにおける上下配線とプラグ部とのコンタクトの状況
について補足すると、図４(a) は従来例を示したもので
あってプラグ部14と上層配線７と下層配線３の電流密度
は同程度であるが、ＬＳＩの集積化が進んで、図４(b)
に示すように配線幅ｗに対する配線高さｈの比ｈ／ｗが
１を越えて大きくなると、プラグ部14を流れる電流密度
が配線を流れる電流密度より大きくなってしまい、プラ
グ部14の信頼性が著しく低下してしまう。そこで、図４
(c) では、プラグ部14の径を配線の幅より大きくし、ま
た下層配線３とプラグ部14とのコンタクトは下層配線３
の上面ばかりではなく、その側面および下面からもとる
ようにすれば接触抵抗の増加を抑制できるから、プラグ
部14の信頼性低下を解消することができる。
【００２１】また、図５に示すように、ビアコンタクト
ホール11の上部が下層配線３の直上に位置しない場合で
も、ビアコンタクトホール11が下層配線３の側壁の近傍
でエッチングされると、配線中の電子とエッチャントの
ラジカル分子とが相互に引き合い、下層配線３の存在す
る方向にエッチングされる。なお、タングステンを層間
絶縁膜に直接成膜するとタングステン膜が剥がれてしま
う恐れがあるが、溝部にタングステンを成膜すると溝部
とその周辺のタングステン膜は剥がれない。そこで、膜
の絶縁膜に対する密着性を向上するために、絶縁膜上で
配線の存在しない溝部の不要なところ、たとえば特にス
クライブラインやチップの周辺に模擬の配線用の溝ある
いはホールを形成するようにすればよい。なお、スクラ
イブラインに形成した場合は基板とコンタクトをとれ
ば、エッチバックのときに発生するイオン電流を基板に
直接流し、トランジスタに流れ込む電流を低減すること
ができる。
ホール11の上部が下層配線３の直上に位置しない場合で
も、ビアコンタクトホール11が下層配線３の側壁の近傍
でエッチングされると、配線中の電子とエッチャントの
ラジカル分子とが相互に引き合い、下層配線３の存在す
る方向にエッチングされる。なお、タングステンを層間
絶縁膜に直接成膜するとタングステン膜が剥がれてしま
う恐れがあるが、溝部にタングステンを成膜すると溝部
とその周辺のタングステン膜は剥がれない。そこで、膜
の絶縁膜に対する密着性を向上するために、絶縁膜上で
配線の存在しない溝部の不要なところ、たとえば特にス
クライブラインやチップの周辺に模擬の配線用の溝ある
いはホールを形成するようにすればよい。なお、スクラ
イブラインに形成した場合は基板とコンタクトをとれ
ば、エッチバックのときに発生するイオン電流を基板に
直接流し、トランジスタに流れ込む電流を低減すること
ができる。
【００２２】また、上記実施例において上層配線７にＷ
を用いるとして説明したが、本発明はこれに限るもので
はなく、たとえばAlやAlSi, AlCuなどのAl合金を用いて
ＣＶＤ法により成膜するようにしてもよい。さらに、配
線が２層以下に限らずに３層以上の多層の場合にも本発
明法を適用することができることはいうまでもない。
を用いるとして説明したが、本発明はこれに限るもので
はなく、たとえばAlやAlSi, AlCuなどのAl合金を用いて
ＣＶＤ法により成膜するようにしてもよい。さらに、配
線が２層以下に限らずに３層以上の多層の場合にも本発
明法を適用することができることはいうまでもない。
【００２３】さらにまた、上記実施例において絶縁膜を
下層配線の上に堆積するとして説明したが、拡散層が設
けられた基板の場合は直接基板上に絶縁膜を堆積するよ
うにすればよい。
下層配線の上に堆積するとして説明したが、拡散層が設
けられた基板の場合は直接基板上に絶縁膜を堆積するよ
うにすればよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホール内のプラグと上層配線とを一体的に連
続して形成するようにしたので、以下の効果を奏するも
のである。 コンタクトホール内のプラグと上層配線とを一体的
に連続して形成するので、接触不良を起こすことがな
い。 配線の形成後のメタルの露出面積が小さくなるの
で、腐食がしにくい。 配線形状の溝部を形成した後、コンタクトホールを
形成するので、２回のレジストプロセスでマスクずれが
生じたとしても、プラグと配線の接触面積が小さくなる
ことがないから、エレクトロマイグレーションによる断
線がしにくくなり、配線寿命が長くなるとともに配線幅
を狭くすることが可能になる。 溝の形成に際し、異なったエッチングレートを有す
る絶縁膜を多層に積層した層間絶縁膜を用いることによ
り、層間絶縁膜に段差があっても段差部の溝の深さが平
坦部の溝の深さに比べ浅くならず、タングステンを充填
した場合にもタングステンが薄くならないので配線抵抗
が高くなることがない。 異なったエッチングレートを有する絶縁膜を多層に
積層した層間絶縁膜を用いることにより、溝とコンタク
トホールの境界面にエッチングストップ層を設けている
ので、ホール径を溝の幅より大きくすることができ、こ
れによって配線寿命を長くすることができる。
コンタクトホール内のプラグと上層配線とを一体的に連
続して形成するようにしたので、以下の効果を奏するも
のである。 コンタクトホール内のプラグと上層配線とを一体的
に連続して形成するので、接触不良を起こすことがな
い。 配線の形成後のメタルの露出面積が小さくなるの
で、腐食がしにくい。 配線形状の溝部を形成した後、コンタクトホールを
形成するので、２回のレジストプロセスでマスクずれが
生じたとしても、プラグと配線の接触面積が小さくなる
ことがないから、エレクトロマイグレーションによる断
線がしにくくなり、配線寿命が長くなるとともに配線幅
を狭くすることが可能になる。 溝の形成に際し、異なったエッチングレートを有す
る絶縁膜を多層に積層した層間絶縁膜を用いることによ
り、層間絶縁膜に段差があっても段差部の溝の深さが平
坦部の溝の深さに比べ浅くならず、タングステンを充填
した場合にもタングステンが薄くならないので配線抵抗
が高くなることがない。 異なったエッチングレートを有する絶縁膜を多層に
積層した層間絶縁膜を用いることにより、溝とコンタク
トホールの境界面にエッチングストップ層を設けている
ので、ホール径を溝の幅より大きくすることができ、こ
れによって配線寿命を長くすることができる。
【図１】本発明の第１の実施例を示す工程図である。
【図２】本発明の第２の実施例を示す工程図である。
【図３】(a) 上層配線の平面図、(b) Ａ−Ａ矢視断面図
である。
である。
【図４】配線構造を示す斜視図である。
【図５】配線構造を示す斜視図である。
【図６】従来例を示す工程図である。
【図７】従来の上層配線の形状を示す断面図である。
１ 基板 ２ 下層層間絶縁膜 ３ 下層配線 ４ 上層層間絶縁膜 ４Ａ 上層層間絶縁膜 ５ ビアコンタクトホール ６ プラグ ７ 上層配線 ９ 溝部 11 ビアコンタクトホール 12 タングステンシリサイド 13 タングステン 14 プラグ部 41 酸化シリコン膜 42 窒化シリコン膜 43 酸化シリコン膜
Claims (7)
- 【請求項１】 半導体基板上に層間絶縁膜を介して配
線導体を多層に積層してなる半導体装置において、前記
配線導体に対して半導体基板側に位置するコンタクトプ
ラグもしくはビアコンタクトプラグと前記配線導体との
境界に不連続面がないことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に異なったエッチングレ
ートを有する絶縁膜を多層に積層した層間絶縁膜を介し
て配線導体を多層に積層してなる半導体装置において、
前記配線導体に対して半導体基板側に位置するコンタク
トプラグまたはビアコンタクトプラグと前記配線導体と
が同種の導電体よりなり、かつ該導電体の結晶状態が少
なくとも面にほぼ垂直な成長方向を有する結晶が全壁面
に連続していることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置に
おいて、前記層間絶縁膜上の配線用導電体のコンタクト
ホールを除いた下部は当該配線用導電体が存在しない層
間絶縁膜面より低いことを特徴とする半導体装置。 - 【請求項４】 請求項１ないし３記載の半導体装置に
おいて、前記層間絶縁膜の最上位面より低い面領域内に
コンタクトホールもしくはビアコンタクトホールが形成
されることを特徴とする半導体装置。 - 【請求項５】 半導体基板上に層間絶縁膜を介して配
線導体を多層に積層してなる半導体装置の製造方法にお
いて、前記配線導体層の領域を選択的にエッチングし、
その後コンタクトホールまたはビアコンタクトホールを
選択的に開口し、配線用の導体を埋め込むことを特徴と
する半導体装置の製造方法。 - 【請求項６】 半導体基板上に異なったエッチングレ
ートを有する絶縁膜を多層に積層した層間絶縁膜を介し
て配線導体を多層に積層してなる半導体装置の製造方法
において、前記配線導体層の領域を選択的にエッチング
し、その後コンタクトホールまたはビアコンタクトホー
ルを選択的に開口し、配線用の導体を埋め込むことを特
徴とする半導体装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体装置の
製造方法において、前記配線用導体の埋め込みには当該
導体をＣＶＤ法により成膜したのち、導体を全面にエッ
チングバックすることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12744393A JPH06236928A (ja) | 1992-12-14 | 1993-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33324892 | 1992-12-14 | ||
| JP4-333248 | 1992-12-14 | ||
| JP12744393A JPH06236928A (ja) | 1992-12-14 | 1993-05-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236928A true JPH06236928A (ja) | 1994-08-23 |
Family
ID=26463402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12744393A Pending JPH06236928A (ja) | 1992-12-14 | 1993-05-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236928A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307295B1 (ko) * | 1999-01-29 | 2001-09-26 | 김영환 | 절연층 및 그 형성방법 |
| KR100301045B1 (ko) * | 1998-08-31 | 2002-06-20 | 윤종용 | 반도체소자의다층배선형성방법 |
| JP2013534045A (ja) * | 2010-06-01 | 2013-08-29 | コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ | ビア孔により接続された導体のネットワークを生成するリソグラフィ方法 |
-
1993
- 1993-05-28 JP JP12744393A patent/JPH06236928A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301045B1 (ko) * | 1998-08-31 | 2002-06-20 | 윤종용 | 반도체소자의다층배선형성방법 |
| KR100307295B1 (ko) * | 1999-01-29 | 2001-09-26 | 김영환 | 절연층 및 그 형성방법 |
| JP2013534045A (ja) * | 2010-06-01 | 2013-08-29 | コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ | ビア孔により接続された導体のネットワークを生成するリソグラフィ方法 |
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