JPH05109715A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109715A JPH05109715A JP26741591A JP26741591A JPH05109715A JP H05109715 A JPH05109715 A JP H05109715A JP 26741591 A JP26741591 A JP 26741591A JP 26741591 A JP26741591 A JP 26741591A JP H05109715 A JPH05109715 A JP H05109715A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
(57)【要約】
【構成】素子を形成した半導体基板２１にＢＰＳＧ２３
を形成し、コタクトホール２９及び溝２８を形成する。
次に、Ａｌ−Ｓｉ−Ｃｕ２４をスパッタにより全面に被
着する。そして、通常のリソグラフィ及びエッチングを
用いてＡｌ−Ｓｉ−Ｃｕ２４を溝部コンタクトホール内
に選択的に殊余せしめこれをリフローさせ、溝部及びコ
ンタクトホールを埋め込み配線を形成する。 【効果】コンタクトホール及び溝に導電膜を埋め込む
為、コンタクト側壁部での断線を懸念する必要はない。
また、配線を層間絶縁膜に掘った溝に埋め込んで形成す
る為、絶縁膜との段差のない配線が形成できる。それゆ
え、複雑な工程を用いることなく、しかも工程コストが
軽減し歩留りも向上する。
を形成し、コタクトホール２９及び溝２８を形成する。
次に、Ａｌ−Ｓｉ−Ｃｕ２４をスパッタにより全面に被
着する。そして、通常のリソグラフィ及びエッチングを
用いてＡｌ−Ｓｉ−Ｃｕ２４を溝部コンタクトホール内
に選択的に殊余せしめこれをリフローさせ、溝部及びコ
ンタクトホールを埋め込み配線を形成する。 【効果】コンタクトホール及び溝に導電膜を埋め込む
為、コンタクト側壁部での断線を懸念する必要はない。
また、配線を層間絶縁膜に掘った溝に埋め込んで形成す
る為、絶縁膜との段差のない配線が形成できる。それゆ
え、複雑な工程を用いることなく、しかも工程コストが
軽減し歩留りも向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に配線パターンの形成方法に関する。
に係わり、特に配線パターンの形成方法に関する。
【０００２】
【従来の技術】従来、配線の形成方法を図１８乃至頁図
２４に示す。
２４に示す。
【０００３】先ず素子の拡散層４２を形成した半導体基
板４１上にＢＰＳＧ４３を形成し（図１８）。次にコン
タクトホールを開孔する（図１９）。次いでＡｌ−Ｓｉ
−Ｃｕ膜４４をスパッタ法により全面に被着し（図２
０）。所望の位置にパターン４４を形成する（図２
１）。次に、ＣＶＤ法によるＣＶＤ酸化膜４６を形成し
た後、このＣＶＤ酸化膜４６を平坦化する為に、スピン
・オン・グラス４７（以下ＳＯＧと略記）を塗布する
（図２２）、そしてこの上に更にプラズマＣＶＤ法によ
るシリコン酸化膜４８（以下、プラズマ酸化膜と略記）
を形成して（図２３）、所望の位置に導通孔を開孔し、
第２配線（Ａｌ−Ｓｉ−Ｃｕ膜４９）を形成していた。
（図２４）
板４１上にＢＰＳＧ４３を形成し（図１８）。次にコン
タクトホールを開孔する（図１９）。次いでＡｌ−Ｓｉ
−Ｃｕ膜４４をスパッタ法により全面に被着し（図２
０）。所望の位置にパターン４４を形成する（図２
１）。次に、ＣＶＤ法によるＣＶＤ酸化膜４６を形成し
た後、このＣＶＤ酸化膜４６を平坦化する為に、スピン
・オン・グラス４７（以下ＳＯＧと略記）を塗布する
（図２２）、そしてこの上に更にプラズマＣＶＤ法によ
るシリコン酸化膜４８（以下、プラズマ酸化膜と略記）
を形成して（図２３）、所望の位置に導通孔を開孔し、
第２配線（Ａｌ−Ｓｉ−Ｃｕ膜４９）を形成していた。
（図２４）
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、図２０に示すよう
に、スパッタ法による配線形成の際に、コンタクトホー
ルが微細になるとシャドウィング効果によって、コンタ
クトホール側壁部に配線が形成されにくくなり、断線す
るという問題がある。
た従来の半導体装置の製造方法では、図２０に示すよう
に、スパッタ法による配線形成の際に、コンタクトホー
ルが微細になるとシャドウィング効果によって、コンタ
クトホール側壁部に配線が形成されにくくなり、断線す
るという問題がある。
【０００４】また、層間絶縁膜の平坦化に例えばＳＯＧ
を用いた場合に、ＣＶＤ酸化膜成長→ＳＯＧ塗布→プラ
ズマ酸化膜成長などのように工程が非常に複雑になるの
で工程コストがかり、歩留りも悪くなってくる。しか
も、ＳＯＧのような塗布膜法では、図２５に示すよう
に、Ａｌ−Ｓｉ−Ｃｕ膜からなる複数層の配線５１がＣ
ＶＤ酸化膜５２，プラズマ酸化膜５４，ＳＯＧ５３を間
にはさんで重なり合う多層配線構造において、配線の積
み重なった部分と配線のない所では、必ず、配線分だけ
膜厚差が生じてしまい、リソグラフィ時のフォーカス合
わせが難しくなるという問題がある。
を用いた場合に、ＣＶＤ酸化膜成長→ＳＯＧ塗布→プラ
ズマ酸化膜成長などのように工程が非常に複雑になるの
で工程コストがかり、歩留りも悪くなってくる。しか
も、ＳＯＧのような塗布膜法では、図２５に示すよう
に、Ａｌ−Ｓｉ−Ｃｕ膜からなる複数層の配線５１がＣ
ＶＤ酸化膜５２，プラズマ酸化膜５４，ＳＯＧ５３を間
にはさんで重なり合う多層配線構造において、配線の積
み重なった部分と配線のない所では、必ず、配線分だけ
膜厚差が生じてしまい、リソグラフィ時のフォーカス合
わせが難しくなるという問題がある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子の作り込まれた半導体基板上に、絶縁膜
を形成する工程と、該絶縁膜に所望の配線パターンの溝
及びコンタクトホールを開孔する工程と、全面に配線材
料を被着する工程と、前記コンタクトホール及び溝部内
に残余せしめように選択的に前記配線材料を除去する工
程と、前記コンタクトホール及び溝部の前記配線材料を
例えばレーザ照射によりリフローにより前記コンタクト
ホール及び溝に埋め込む工程を含んで構成されている。
造方法は、素子の作り込まれた半導体基板上に、絶縁膜
を形成する工程と、該絶縁膜に所望の配線パターンの溝
及びコンタクトホールを開孔する工程と、全面に配線材
料を被着する工程と、前記コンタクトホール及び溝部内
に残余せしめように選択的に前記配線材料を除去する工
程と、前記コンタクトホール及び溝部の前記配線材料を
例えばレーザ照射によりリフローにより前記コンタクト
ホール及び溝に埋め込む工程を含んで構成されている。
【０００６】
【実施例】図１は、本発明の実施例を説明するための平
面図である。Ａｌ−Ｓｉ−Ｃｕで形成された第１層配線
１２が２本、図面で上下方向を延在しており、やはりＡ
ｌ−Ｓｉ−Ｃｕで形成された第２層配線１４が図面で左
右方向を延在している。半導体基板に形成された拡散層
にコンタクトホール１１を通して左側の第１層配線が接
続され、右側の第２層配線１２はスルーホール１３を通
して上層の第２層配線１４に接続されている。図２乃至
図９は本発明の第１の実施例を工程順に示した断面図で
あり、図１０乃至図１７は本発明の第２の実施例を工程
順に示した断面図である。いずれの場合も図１のＡ−Ａ
部に相当する箇所を例示している。
面図である。Ａｌ−Ｓｉ−Ｃｕで形成された第１層配線
１２が２本、図面で上下方向を延在しており、やはりＡ
ｌ−Ｓｉ−Ｃｕで形成された第２層配線１４が図面で左
右方向を延在している。半導体基板に形成された拡散層
にコンタクトホール１１を通して左側の第１層配線が接
続され、右側の第２層配線１２はスルーホール１３を通
して上層の第２層配線１４に接続されている。図２乃至
図９は本発明の第１の実施例を工程順に示した断面図で
あり、図１０乃至図１７は本発明の第２の実施例を工程
順に示した断面図である。いずれの場合も図１のＡ−Ａ
部に相当する箇所を例示している。
【０００７】まず第１の実施例を説明する。
【０００８】素子の拡散層２２を形成した半導体基板２
１上にＢＰＳＧ２３（１．５μｍ）を形成し（図２）、
次に通常のリソグラフィ工程及びエッチングを用いて、
コンタクト開孔予定部に深さ０．７５μｍの孔を開孔す
る（図３）。更に、フォトレジスト除去後、再びリソグ
ラフィ工程及びエッチングにより配線の反転パターンを
用いて、ＢＰＳＧ２３に深さ０．７５の溝２８とコンタ
クトホール２９とを同時に形成する（図４）。
１上にＢＰＳＧ２３（１．５μｍ）を形成し（図２）、
次に通常のリソグラフィ工程及びエッチングを用いて、
コンタクト開孔予定部に深さ０．７５μｍの孔を開孔す
る（図３）。更に、フォトレジスト除去後、再びリソグ
ラフィ工程及びエッチングにより配線の反転パターンを
用いて、ＢＰＳＧ２３に深さ０．７５の溝２８とコンタ
クトホール２９とを同時に形成する（図４）。
【０００９】次いで、Ａｌ−Ｓｉ−Ｃｕ膜２４を０．７
５μｍスパッタ法により全面に被着し（図５）、そして
通常のリソグラフィ工程及びエッチングを用いて、溝２
８、コンタクトホール２９内とその周辺部以外のＡｌ−
Ｓｉ−Ｃｕ２４を除去する（図６）。更に、ＸｅＣｌパ
ルスエキシマレーザーを用いてＡｌ−Ｓｉ−Ｃｕをリフ
ローさせ前記コンタクト部２９及び溝部２８に埋め込ま
せることにより第１層配線２４を形成する（図７）。最
後に、プラズマ酸化膜２６を２μｍ形成し（図８）、同
様なプロセスを繰り返すことにより所望の位置にスルー
ホール２０を開孔し、第２層配線２９を形成する。（図
９）。
５μｍスパッタ法により全面に被着し（図５）、そして
通常のリソグラフィ工程及びエッチングを用いて、溝２
８、コンタクトホール２９内とその周辺部以外のＡｌ−
Ｓｉ−Ｃｕ２４を除去する（図６）。更に、ＸｅＣｌパ
ルスエキシマレーザーを用いてＡｌ−Ｓｉ−Ｃｕをリフ
ローさせ前記コンタクト部２９及び溝部２８に埋め込ま
せることにより第１層配線２４を形成する（図７）。最
後に、プラズマ酸化膜２６を２μｍ形成し（図８）、同
様なプロセスを繰り返すことにより所望の位置にスルー
ホール２０を開孔し、第２層配線２９を形成する。（図
９）。
【００１０】次に本発明の第２の実施例を説明する。
【００１１】素子の拡散層３２を形成した半導体基板３
１上にＢＰＳＧ（膜厚１．５μｍ）を形成し（図１
０）、次に通常のリソグラフィ工程及びエッチングを用
いて、コンタクト開孔予定部に深さ０．７５μｍの孔を
開孔する（図１１）。更にフォトレジスト除去後、再び
リソグラフィ工程及びエッチングにより配線の反転パタ
ーンを用いて、ＢＰＳＧ３３に深さ０．７５μｍの溝５
８とコンタクトホール５９とを同時に形成する（図１
２）。
１上にＢＰＳＧ（膜厚１．５μｍ）を形成し（図１
０）、次に通常のリソグラフィ工程及びエッチングを用
いて、コンタクト開孔予定部に深さ０．７５μｍの孔を
開孔する（図１１）。更にフォトレジスト除去後、再び
リソグラフィ工程及びエッチングにより配線の反転パタ
ーンを用いて、ＢＰＳＧ３３に深さ０．７５μｍの溝５
８とコンタクトホール５９とを同時に形成する（図１
２）。
【００１２】次いで、ＴｉＮ（上層）／Ｔｉ（下層）３
４，及びＡｌ−Ｓｉ−Ｃｕ３５を膜厚０．７５μｍスパ
ッタ法により全面に被着する（図１３）。そして、通常
のリソグラフィ工程及びエッチングを用いて前記コンタ
クトホール５９及び溝部５８ならびにそれらの周辺部上
以外のＴｉＮ／Ｔｉ３４，Ａｌ−Ｓｉ−Ｃｕ３５を除去
する（図１４）。更に、ｘｅＣｌパルスエキマレーザー
を用いて、Ａｌ−Ｓｉ−Ｃｕ３５をリフローさせ、前記
コンタクトホール５９及び溝部５８に埋め込ませること
により第１層配線３５をを形成する（図１５）。
４，及びＡｌ−Ｓｉ−Ｃｕ３５を膜厚０．７５μｍスパ
ッタ法により全面に被着する（図１３）。そして、通常
のリソグラフィ工程及びエッチングを用いて前記コンタ
クトホール５９及び溝部５８ならびにそれらの周辺部上
以外のＴｉＮ／Ｔｉ３４，Ａｌ−Ｓｉ−Ｃｕ３５を除去
する（図１４）。更に、ｘｅＣｌパルスエキマレーザー
を用いて、Ａｌ−Ｓｉ−Ｃｕ３５をリフローさせ、前記
コンタクトホール５９及び溝部５８に埋め込ませること
により第１層配線３５をを形成する（図１５）。
【００１３】最後に、プラズマ酸化膜３７を２μｍ形成
し（図１６）、同様なプロセスを繰り返すことにより所
望の位置にスルーホール５７を開孔し、第２層配線３８
を形成する（図１７）。
し（図１６）、同様なプロセスを繰り返すことにより所
望の位置にスルーホール５７を開孔し、第２層配線３８
を形成する（図１７）。
【００１４】
【発明の効果】以上説明したように本発明は、リフロー
によりコンタクトホール及び溝に配線を埋め込むので、
従来技術のように、コンタクト底部の断線を懸念する必
要がない。
によりコンタクトホール及び溝に配線を埋め込むので、
従来技術のように、コンタクト底部の断線を懸念する必
要がない。
【００１５】また、配線を層間絶縁膜に掘った溝に埋め
込んで形成する為絶縁膜との段差のない配線が形成でき
る。その為、ＳＯＧを用いた方法のような複雑な工程を
用いることなく、層間膜の完全平坦化が実現できるの
で、工程コストの軽減が計れ、歩留りも向上するという
効果を有する。
込んで形成する為絶縁膜との段差のない配線が形成でき
る。その為、ＳＯＧを用いた方法のような複雑な工程を
用いることなく、層間膜の完全平坦化が実現できるの
で、工程コストの軽減が計れ、歩留りも向上するという
効果を有する。
【００１６】さらに、レーザーを用いて配線材料をリフ
ローすることにより、グレーンサイズが大きくなる為、
ＥＭに対する配線の信頼性が向上するという効果も有す
る。
ローすることにより、グレーンサイズが大きくなる為、
ＥＭに対する配線の信頼性が向上するという効果も有す
る。
【００１７】なお、本発明の第２の実施例を用いた場
合、Ａｌ−Ｓｉ−Ｃｕの下にＴｉ，ＴｉＮを成膜するこ
とにより、ＥＭに対する配線の信頼性がさらに向上する
とともに、リフローによりコンタクト底部におけるＴｉ
Ｎの下のＴｉが基板の表面Ｓｉ及び自然酸化膜の酸素と
反応して半導体基板と配線材料との密着性が向上する
為、コンタクト部におけるＳＭに対する信頼性が向上す
る。
合、Ａｌ−Ｓｉ−Ｃｕの下にＴｉ，ＴｉＮを成膜するこ
とにより、ＥＭに対する配線の信頼性がさらに向上する
とともに、リフローによりコンタクト底部におけるＴｉ
Ｎの下のＴｉが基板の表面Ｓｉ及び自然酸化膜の酸素と
反応して半導体基板と配線材料との密着性が向上する
為、コンタクト部におけるＳＭに対する信頼性が向上す
る。
【図１】本発明の実施例で説明する平面図。
【図２】本発明の第１の実施例を示す断面図。
【図３】本発明の第１の実施例を示す断面図。
【図４】本発明の第１の実施例を示す断面図。
【図５】本発明の第１の実施例を示す断面図。
【図６】本発明の第１の実施例を示す断面図。
【図７】本発明の第１の実施例を示す断面図。
【図８】本発明の第１の実施例を示す断面図。
【図９】本発明の第１の実施例を示す断面図。
【図１０】本発明の第２の実施例を示す断面図。
【図１１】本発明の第２の実施例を示す断面図。
【図１２】本発明の第２の実施例を示す断面図。
【図１３】本発明の第２の実施例を示す断面図。
【図１４】本発明の第２の実施例を示す断面図。
【図１５】本発明の第２の実施例を示す断面図。
【図１６】本発明の第２の実施例を示す断面図。
【図１７】本発明の第２の実施例を示す断面図。
【図１８】従来技術を示す断面図。
【図１９】従来技術を示す断面図。
【図２０】従来技術を示す断面図。
【図２１】従来技術を示す断面図。
【図２２】従来技術を示す断面図。
【図２３】従来技術を示す断面図。
【図２４】従来技術を示す断面図。
【図２５】従来技術の問題点を指摘した断面図。
２１，３１，４１ 半導体基板 ２２，３２，４２ 拡散層 ２３，３３，４３ ＢＰＳＧ １２，２４，３５，４４ Ａｌ−Ｓｉ−Ｃｕ（第１層
配線） ３４ ＴｉＮ（上層）／Ｔｉ（下層） ２５，３６，４５ 断切れ ２６，３７，４８，５４ プラズマ酸化膜 ４６，５２ ＣＶＤ酸化膜 ４７，５３ ＳＯＧ １４，２７，３８，４９ Ａｌ−Ｓｉ−Ｃｕ（第２層
配線） ２８，５８ 溝 ５１ Ａｌ−Ｓｉ−Ｃｕ １１，２９，５９ コンタクトホール １３，２０，５７ スルーホール
配線） ３４ ＴｉＮ（上層）／Ｔｉ（下層） ２５，３６，４５ 断切れ ２６，３７，４８，５４ プラズマ酸化膜 ４６，５２ ＣＶＤ酸化膜 ４７，５３ ＳＯＧ １４，２７，３８，４９ Ａｌ−Ｓｉ−Ｃｕ（第２層
配線） ２８，５８ 溝 ５１ Ａｌ−Ｓｉ−Ｃｕ １１，２９，５９ コンタクトホール １３，２０，５７ スルーホール
Claims (2)
- 【請求項１】 素子の作り込まれた半導体基板上に、絶
縁膜を形成する工程と、該絶縁膜に所望の配線パターン
の溝及びコンタクトホールを開孔する工程と、全面に配
線材料を被着する工程と、前記コンタクトホール及び溝
部内に残余せしめるように選択的に前記配線材料を除去
する工程と、前記コンタクトホール及び溝部の前記配線
材料をリフローにより前記コンタクトホール及び溝に埋
め込む工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記リフローはレーザ照射で行う請求項
１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26741591A JPH05109715A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
| EP92117645A EP0537749A1 (en) | 1991-10-16 | 1992-10-15 | Method of manufacturing electrical interconnections in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26741591A JPH05109715A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109715A true JPH05109715A (ja) | 1993-04-30 |
Family
ID=17444536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26741591A Pending JPH05109715A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0537749A1 (ja) |
| JP (1) | JPH05109715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153757A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置及び製造方法 |
| US5427982A (en) * | 1994-01-12 | 1995-06-27 | Goldstar Electron Co., Ltd. | Method for fabricating a semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2885616B2 (ja) * | 1992-07-31 | 1999-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5834845A (en) * | 1995-09-21 | 1998-11-10 | Advanced Micro Devices, Inc. | Interconnect scheme for integrated circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990997A (en) * | 1988-04-20 | 1991-02-05 | Fujitsu Limited | Crystal grain diffusion barrier structure for a semiconductor device |
| EP0430040A3 (en) * | 1989-11-27 | 1992-05-20 | Micron Technology, Inc. | Method of forming a conductive via plug or an interconnect line of ductile metal within an integrated circuit using mechanical smearing |
| JPH03270233A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 金属配線層の平坦化方法 |
| US5093279A (en) * | 1991-02-01 | 1992-03-03 | International Business Machines Corporation | Laser ablation damascene process |
-
1991
- 1991-10-16 JP JP26741591A patent/JPH05109715A/ja active Pending
-
1992
- 1992-10-15 EP EP92117645A patent/EP0537749A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153757A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置及び製造方法 |
| US5427982A (en) * | 1994-01-12 | 1995-06-27 | Goldstar Electron Co., Ltd. | Method for fabricating a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0537749A1 (en) | 1993-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000307 |