JPH03270233A - 金属配線層の平坦化方法 - Google Patents

金属配線層の平坦化方法

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JPH03270233A
JPH03270233A JP2070897A JP7089790A JPH03270233A JP H03270233 A JPH03270233 A JP H03270233A JP 2070897 A JP2070897 A JP 2070897A JP 7089790 A JP7089790 A JP 7089790A JP H03270233 A JPH03270233 A JP H03270233A
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film
conductor
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良一 向井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 半導体装置の金属配線層の平坦化方法の改良、特に、配
線層となる導電体膜にパルスレーザ光を照射して溶融・
固化して平坦化する工程と、ビアホール近傍に形成した
導電体膜にパルスレーザ光を照射して溶融し、これをビ
アホール内に流入させ、固化させてプラグを形成する工
程とにおいて、パルスレーザ光を照射するときに、位置
合わせマークが消滅しないようにする方法に関し、導電
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位置合わせ作業を必要とすることなく、位置
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することを目的とし、 第１の手法は、半導体装置の金属配線層となる導電体膜
にパルスレーザ光を照射して平坦化し、この平坦化され
た導電体膜をパターニングして平坦な金属配線層を形成
する金属配線層の平坦化方法において、前記の導電体膜
のパターニングにおいて使用される位置合わせマークを
ヒートシンク構造とするように構成する。第２の手法は
、半導体装置の金属配線層となる導電体膜にパルスレー
ザ光を照射して平坦化し、この平坦化された導電体膜を
パターニングして平坦な金属配線層を形成する金属配線
層の平坦化方法において、前記の導電体膜のパターニン
グにおいて使用される位１合わせマークは半導体基板の
表面に形成され、前記の導電体膜の形成工程に先立ち、
前記の位置合わせマーク上に、すでに形成されている堆
積膜を除去するように構成する。第３の手法は、半導体
装置の金属配線層となる導電体膜にパルスレーザ光を照
射して平坦化し、この平坦化された導電体膜をパターニ
ングして平坦な金属配線層を形成する金属配線層の平坦
化方法において、前記の導電体膜のパターニングにおい
て使用される位置合わせマーク上から、前記のパルスレ
ーザ光の照射に先立ち、前記の導電体膜を除去するよう
に構成する。
第４の手法は、半導体装置の多層配線形成用ビアホール
の近傍に導電体膜パターンを形成し、この導電体膜パタ
ーンにパルスレーザ光を照射して、前記のビアホール内
に導電体のプラグを形成する工程を有する金属配線層の
平坦化方法において、前記の導電体膜パターンにパルス
レーザ光を照射するのに先立ち、次工程において使用さ
れる位置合わせマーク上から前記の導電体膜パターンを
除去するように構成する。
〔産業上の利用分野］ 本発明は、半導体装置の金属配線層の平坦化方法の改良
、特に、配線層となる導電体験にパルスレーザ光を照射
して溶融・固化して平坦化する工程と、ビアホール近傍
に形成した導電体膜にパルスレーザ光を照射して溶融し
、これをビアホール内に流入させ、固化させてプラグを
形成する工程とにおいて、パルスレーザ光を照射すると
きに、位置合わせマークが消滅しないようにする方法に
関する。
（従来の技術） 集積回路の製造工程の一つである金属配線層の形成工程
において、ビアホール（コンタクトホール、スルーホー
ル）が微細化してくると、第６図に示すように、蒸着法
、スパンタ法等を使用して形成される導電体膜４が半導
体層１上の絶縁膜２に形成されたビアホール５に十分充
填されず、ステップカバレージが悪くなる。これはシャ
ドー効果によって導電体膜がビアホール側壁に付着しに
く覧なるためである。
そこで、第７図に示すように、導電体Ｍ４にレーザ光を
照射して溶融・固化して導電体膜４を平坦化したり、ま
たは、第８図に示すように、ビアホール５の近傍に形成
した導電体膜４にレーザ光を照射してビアホール５内に
流入させて、第９図に示すように、プラグ６を形成する
ことにょって、ステップカバレージ不良問題の解決を図
っている。しかし、第１０図に示すように形威されてい
る位置合わせマーク３上に導電体膜４が形威され、これ
に平坦化のためのレーザ光が照射されると、第１１図に
示すように、位置合わせマークの凹凸が溶融した導電体
膜４をもって埋め込まれ、位置合わせマークが消滅して
しまうという問題が発生する。
従来技術においては、この問題を解決するために、位置
合わせマーク形成領域の導電体膜にはレーザ光を照射し
ないようにする方法が採用されている。
〔発明が解決しようとする課題〕
位置合わせマーク３上にレーザ光を照射しないようにす
るためには、レーザ光照射中に位置合わせ作業が必要に
なる。そのため、スループットが低下したり、レーザ照
射装覆の価格上昇等によりプロセスコストが増加すると
いう新たな問題が発住する。
本発明の目的は、この欠点を解消することにあり、導電
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位１合わせ作業を必要とすることなく、位１
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することにある。
〔課題を解決するための手段〕
上記の目的は、下記いずれの手段によっても達成される
。
第１の手段は、半導体装置の金属配線層となる導電体膜
（４）にパルスレーザ光を照射して平坦化し、この平坦
化された導電体膜（４）をパターニングして平坦な金属
配線層を形成する金属配線層の平坦化方法において、前
記の導電体膜（４）のパターニングにおいて使用される
位置合わせマーク（３）をヒートシンク構造とする金属
配線層の平坦化方法である。第２の手段は、半導体装ｌ
の金属配線層となる導電体膜（４）にパルスレーザ光を
照射して平坦化し、この平坦化された導電体膜（４）を
パターニングして平坦な金属配線層を形威する金属配線
層の平坦化方法において、前記の導電体膜（４）のパタ
ーニングにおいて使用される位置合わせマーク（３）は
半導体基板（１）の表面に形威され、前記の導電体膜（
４）する金属配線層の平坦化方法である。第３の手段は
、半導体装置の金属配線層となる導電体！！（４）にパ
ルスレーザ光を照射して平坦化し、この平坦化された導
電体ｌｌ！（４）をパターニングして平坦な金属配線層
を形威する金属配線層の平坦化方法において、前記の導
電体１！（４）のパターニングにおいて使用される位置
合わせマーク（３）上から、前記のパルスレーザ光の照
射に先立ち、前記の導電体膜（４）を除去する金属配線
層の平坦化方法である。第４の手段は、半導体装置の多
層配線形成用ビアホール（５）の近傍に導電体膜パター
ン（４）を形威し、この導電体膜パターン（４）にパル
スレーザ光を照射して、前記のビアホール（５）内に導
電体のプラグ（６）を形成する工程を有する金属配線層
の平坦化方法において、前記の導電体膜パターン（４）
にパルスレーザ光を照射するのに先立ち、次工程におい
て使用される位置合わせマーク（３）上から前記の導電
体膜パターン（４）を除去する金属配線層の平坦化方法
である。
〔作用〕
本発明に係る金属配線層の平坦化方法の第１の手段にお
いては、位置合わせマーク３をヒートシンク構造として
いるため、この上に形成された導電体膜４にレーザ光を
照射しても、位置合わせマーク上の導電体１１４に発生
する熟が放出されて溶融しないため、位置合わせマーク
の凹凸が導電体によって埋め込まれることがなく、位置
合わせマークは消滅しない。
本発明に係る金属配線層の平坦化方法の第２の手段にお
いては、位置合わせマーク３が半導体基板１の表面に形
成され、この領域においては、導電体膜４が堆積される
以前に堆積されているすべての膜が除去されているので
、この領域に形威される導電体膜４の半導体基板１への
熱伝導が良好となり、レーザ光を照射しても導電体膜４
が溶融することがなくなり、位置合わせマークは消滅し
ない。
本発明に係る金属配線層の平坦化方法の第３の手段にお
いては、レーザ光照射前に位置合わせマーク３の形威さ
れた領域から導電体膜４が除去されるので、レーザ光を
照射しても位置合わせマークは消滅しない。
本発明に係る金属配線層の平坦化方法の第４の手段にお
いては、レーザ光照射前に、位置合わせマーク３の形威
された領域から導電体膜パターン４が除去されるので、
レーザ光を照射しても位置合わせマークは消滅しない。
〔実施例〕
以下、図面を参照しつ＼、本発明の四つの実施例に係る
金属配線層の平坦化方法について説明す見１員 第１図参照 半導体基板ｌ上に形威された絶縁膜、例えば０．６ｎ厚
のＰＳＧＩＩＩ２をパターニングしてヒートシンク構造
の位置合わせマーク３とビアホール（図示せず）とを形
威する０位置合わせマーク３の絶縁膜２が除去された領
域の面積を十分大きくすることによってヒートシンク構
造にしている。
全面に、例えばアルミニウム膜４を１．Ｏｎ厚に形ｔＬ
、ＸｅＣ１１エキシマレーザを使用してＩＪ／ｄのパル
スエネルギー密度をもってアルミニウム！！！４を照射
し、溶融することによって、ビアホール（図示せず）は
アルミニウムをもって完全に充填されて平坦化されたの
に対し、位置合わせマーク３上に形威されたアルミニウ
ム膜４は、レーザ光照射によって発生する熱が半導体基
ｉｆを介して放出されるため溶融するに至らず、したが
って、位置合わせマーク３は消滅しない、平坦化された
導電体膜４をパターニングして平坦化した金属配線層（
図示せず）を形威する。
突じ１殊 第２図参照 半導体基板１上に、例えば深さ０．５ｎの溝パターンを
形威して、これを位置合わせマーク３とする。アルミニ
ウム等の導電体膜４を形威する前に、この位置合わせマ
ーク３上に堆積されるすべての膜は、その膜のパターニ
ング工程の際に逐次除去しておく、アルミニウム膜４を
１．Ｏｎ厚に堆積し、第１例と同様にレーザ光を照射し
てアルミニウム膜４を平坦化した結果、位置合わせマー
ク３上に形威されたアルミニウム膜４に発生する熱は半
導体層１を介して放出されるため、この領域のアルミニ
ウム！ｌ！４は溶融するに至らず、したがって、位１合
わせマーク３は消滅しない、以下、第１例と同様にして
平坦化されたアルミニウム膜４をパターニングして平坦
な配線層（図示せず）を形威する。
鼻≦Ｕ鰺 第３図参照 半導体基＠ｌ上に、例えば０．６　ｎ厚にＰＳＧ膜２を
形威し、このＰＳＧ膜２をパターニングして位置合わせ
マーク３とビアホール（図示せず）とを形成する。全面
にアルミニウム膜４を形威し、これをパターニングして
位置合わせマーク３上から除去した後、第１例と同様に
レーザ光を照射してアルミニウムＷｉ４を平坦化する。
位置合わせマーク３上にはアルミニウム膜４が存在しな
いので、位置合わせマーク３は消滅しない。以下、第１
例と同様にして、平坦化されたアルミニウム膜４をパタ
ーニングして平坦な配線層（図示せず）を形威する。
勇し０歿 第４図参照 半導体基板１上に、例えば０．６ｎ厚にＰＳＧ膜２を形
威し、このＰＳＧ膜２をパターニングして位置合わせマ
ーク３とビアホール５とを形威し、全面にアルミニウム
膜４を形成し、これをパターニングして、ビアホール５
の近傍のみにアルミニウム膜４を残留させる。
第５図参照 第１例と同様にレーザ光を照射し、ビアホール５の近傍
のアルミニウム１１４を溶融してビアホール５内に流入
・固化させてプラグ６を形成する。
位置合わせマーク３上にはアルミニウム膜４が形成され
ていないので、位置合わせマーク３は消滅しない、プラ
グ６に接触して絶縁＠２上にアルミニウムＩＩ（図示せ
ず）を形成し、これをパターニングして平坦な配線層を
形成する。
〔発明の効果〕
以上説明せるとおり、本発明に係る金属配線層の平坦化
方法においては、位置合わせマークをヒートシンク構造
にするか、もしくは、位置合わせマークを半導体基板上
に形成することによって、配線層となる導電体膜の平坦
化のためにレーザ光を照射しても位置合わせマーク上の
導電体膜が溶融しないようにするか、または、レーザ光
照射前に位置合わせマーク上の導電体膜を除去している
ので、導電体膜の平坦化工程やプラグの形成工程におい
てレーザ光を照射しても位置合わせマークが消滅するこ
とがなくなる。しかも、レーザ光照射中の位置合わせ作
業が不要になるのでスループットが向上し、プロセスコ
ストも低下する。
【図面の簡単な説明】
第１図〜第５図は、本発明に係る位置合わせマーク形成
方法の説明図である。 第６図、第７図は、導電体膜の平坦化の説明図である。 第８図、第９図は、プラグ形成の説明図である。 第１Ｏ図、第１１図は、従来技術に係る位置合わセマー
クの消滅を説明する図である。 １・・・半導体層、 ２・・・絶縁膜、 ３・・・位置合わせマーク、 ４・・・導電体膜、 ５・・・ビアホール、 ６・・・プラグ。

Claims (1)

  1. 【特許請求の範囲】 ［１］半導体装置の金属配線層となる導電体膜（４）に
    パルスレーザ光を照射して平坦化し、該平坦化された導
    電体膜（４）をパターニングして平坦な金属配線層を形
    成する金属配線層の平坦化方法において、 前記導電体膜（４）のパターニングにおいて使用される
    位置合わせマーク（３）をヒートシンク構造とする ことを特徴とする金属配線層の平坦化方法。 ［２］半導体装置の金属配線層となる導電体膜（４）に
    パルスレーザ光を照射して平坦化し、該平坦化された導
    電体膜（４）をパターニングして平坦な金属配線層を形
    成する金属配線層の平坦化方法において、 前記導電体膜（４）のパターニングにおいて使用される
    位置合わせマーク（３）は半導体基板（１）の表面に形
    成され、前記導電体膜（４）の形成工程に先立ち、前記
    位置合わせマーク（３）上に、すでに形成されている堆
    積膜を除去することを特徴とする金属配線層の平坦化方
    法。 ［３］半導体装置の金属配線層となる導電体膜（４）に
    パルスレーザ光を照射して平坦化し、該平坦化された導
    電体膜（４）をパターニングして平坦な金属配線層を形
    成する金属配線層の平坦化方法において、 前記導電体膜（４）のパターニングにおいて使用される
    位置合わせマーク（３）上から、前記パルスレーザ光の
    照射に先立ち、前記導電体膜（４）を除去する ことを特徴とする金属配線層の平坦化方法。 ［４］半導体装置の多層配線形成用ビアホール（５）の
    近傍に導電体膜パターン（４）を形成し、該導電体膜パ
    ターン（４）にパルスレーザ光を照射して、前記ビアホ
    ール（５）内に導電体のプラグ（６）を形成する工程を
    有する金属配線層の平坦化方法において、 前記導電体膜パターン（４）にパルスレーザ光を照射す
    るのに先立ち、次工程において使用される位置合わせマ
    ーク（３）上から前記導電体膜パターン（４）を除去す
    る ことを特徴とする金属配線層の平坦化方法。
JP2070897A 1990-03-20 1990-03-20 金属配線層の平坦化方法 Pending JPH03270233A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350680B1 (en) * 2000-05-26 2002-02-26 Taiwan Semiconductor Manufacturing Company Pad alignment for AlCu pad for copper process

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04122012A (ja) * 1990-09-12 1992-04-22 Mitsubishi Electric Corp アライメントマークおよびその形成方法
JPH05109715A (ja) * 1991-10-16 1993-04-30 Nec Corp 半導体装置の製造方法
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5911108A (en) * 1997-01-29 1999-06-08 Integrated Device Technology, Inc. Method for protecting an alignment mark on a semiconductor substrate during chemical mechanical polishing and the resulting structure
JPH1126361A (ja) * 1997-06-27 1999-01-29 Oki Electric Ind Co Ltd アライメントマーク及びアライメントマーク用凹部の隠蔽方法
US6100157A (en) 1998-06-22 2000-08-08 Oki Electric Industry Co., Ltd. Formation of alignment mark and structure covering the same
EP0892433A1 (en) * 1997-07-15 1999-01-20 International Business Machines Corporation Method of forming an alignment mark in a semiconductor structure
JP2000021737A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 位置合わせマークおよびその製造方法
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6858441B2 (en) * 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388517A (en) * 1980-09-22 1983-06-14 Texas Instruments Incorporated Sublimation patterning process
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
JPS61102723A (ja) * 1984-10-26 1986-05-21 Fujitsu Ltd 半導体装置の製造方法
JPS61256635A (ja) * 1985-05-09 1986-11-14 Nec Corp 半導体装置の製造方法
JPS6327013A (ja) * 1986-07-18 1988-02-04 Nec Corp 半導体装置の製造方法
JPS6341020A (ja) * 1986-08-06 1988-02-22 Nec Corp 半導体装置の製造方法
JPS63160330A (ja) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp マスクアライメントの方法
US4920070A (en) * 1987-02-19 1990-04-24 Fujitsu Limited Method for forming wirings for a semiconductor device by filling very narrow via holes
JPS63215055A (ja) * 1987-03-04 1988-09-07 Hitachi Ltd 半導体装置の配線形成方法
JPS63292619A (ja) * 1987-05-26 1988-11-29 Fujitsu Ltd レ−ザ−アニ−ル方法
US4893163A (en) * 1988-03-28 1990-01-09 International Business Machines Corporation Alignment mark system for electron beam/optical mixed lithography
JPH0227711A (ja) * 1988-07-15 1990-01-30 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH02137344A (ja) * 1988-11-18 1990-05-25 Nec Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350680B1 (en) * 2000-05-26 2002-02-26 Taiwan Semiconductor Manufacturing Company Pad alignment for AlCu pad for copper process

Also Published As

Publication number Publication date
EP0448471A3 (en) 1993-05-26
EP0448471A2 (en) 1991-09-25
US5100834A (en) 1992-03-31
EP0448471B1 (en) 1998-07-29

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