JPH03270233A - 金属配線層の平坦化方法 - Google Patents
金属配線層の平坦化方法Info
- Publication number
- JPH03270233A JPH03270233A JP2070897A JP7089790A JPH03270233A JP H03270233 A JPH03270233 A JP H03270233A JP 2070897 A JP2070897 A JP 2070897A JP 7089790 A JP7089790 A JP 7089790A JP H03270233 A JPH03270233 A JP H03270233A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- metal wiring
- alignment mark
- film
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910052751 metal Inorganic materials 0.000 title claims description 46
- 239000002184 metal Substances 0.000 title claims description 46
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000004020 conductor Substances 0.000 claims abstract description 46
- 238000000059 patterning Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000001678 irradiating effect Effects 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 230000008034 disappearance Effects 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/093—Laser beam treatment in general
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要]
半導体装置の金属配線層の平坦化方法の改良、特に、配
線層となる導電体膜にパルスレーザ光を照射して溶融・
固化して平坦化する工程と、ビアホール近傍に形成した
導電体膜にパルスレーザ光を照射して溶融し、これをビ
アホール内に流入させ、固化させてプラグを形成する工
程とにおいて、パルスレーザ光を照射するときに、位置
合わせマークが消滅しないようにする方法に関し、導電
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位置合わせ作業を必要とすることなく、位置
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することを目的とし、 第1の手法は、半導体装置の金属配線層となる導電体膜
にパルスレーザ光を照射して平坦化し、この平坦化され
た導電体膜をパターニングして平坦な金属配線層を形成
する金属配線層の平坦化方法において、前記の導電体膜
のパターニングにおいて使用される位置合わせマークを
ヒートシンク構造とするように構成する。第2の手法は
、半導体装置の金属配線層となる導電体膜にパルスレー
ザ光を照射して平坦化し、この平坦化された導電体膜を
パターニングして平坦な金属配線層を形成する金属配線
層の平坦化方法において、前記の導電体膜のパターニン
グにおいて使用される位1合わせマークは半導体基板の
表面に形成され、前記の導電体膜の形成工程に先立ち、
前記の位置合わせマーク上に、すでに形成されている堆
積膜を除去するように構成する。第3の手法は、半導体
装置の金属配線層となる導電体膜にパルスレーザ光を照
射して平坦化し、この平坦化された導電体膜をパターニ
ングして平坦な金属配線層を形成する金属配線層の平坦
化方法において、前記の導電体膜のパターニングにおい
て使用される位置合わせマーク上から、前記のパルスレ
ーザ光の照射に先立ち、前記の導電体膜を除去するよう
に構成する。
線層となる導電体膜にパルスレーザ光を照射して溶融・
固化して平坦化する工程と、ビアホール近傍に形成した
導電体膜にパルスレーザ光を照射して溶融し、これをビ
アホール内に流入させ、固化させてプラグを形成する工
程とにおいて、パルスレーザ光を照射するときに、位置
合わせマークが消滅しないようにする方法に関し、導電
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位置合わせ作業を必要とすることなく、位置
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することを目的とし、 第1の手法は、半導体装置の金属配線層となる導電体膜
にパルスレーザ光を照射して平坦化し、この平坦化され
た導電体膜をパターニングして平坦な金属配線層を形成
する金属配線層の平坦化方法において、前記の導電体膜
のパターニングにおいて使用される位置合わせマークを
ヒートシンク構造とするように構成する。第2の手法は
、半導体装置の金属配線層となる導電体膜にパルスレー
ザ光を照射して平坦化し、この平坦化された導電体膜を
パターニングして平坦な金属配線層を形成する金属配線
層の平坦化方法において、前記の導電体膜のパターニン
グにおいて使用される位1合わせマークは半導体基板の
表面に形成され、前記の導電体膜の形成工程に先立ち、
前記の位置合わせマーク上に、すでに形成されている堆
積膜を除去するように構成する。第3の手法は、半導体
装置の金属配線層となる導電体膜にパルスレーザ光を照
射して平坦化し、この平坦化された導電体膜をパターニ
ングして平坦な金属配線層を形成する金属配線層の平坦
化方法において、前記の導電体膜のパターニングにおい
て使用される位置合わせマーク上から、前記のパルスレ
ーザ光の照射に先立ち、前記の導電体膜を除去するよう
に構成する。
第4の手法は、半導体装置の多層配線形成用ビアホール
の近傍に導電体膜パターンを形成し、この導電体膜パタ
ーンにパルスレーザ光を照射して、前記のビアホール内
に導電体のプラグを形成する工程を有する金属配線層の
平坦化方法において、前記の導電体膜パターンにパルス
レーザ光を照射するのに先立ち、次工程において使用さ
れる位置合わせマーク上から前記の導電体膜パターンを
除去するように構成する。
の近傍に導電体膜パターンを形成し、この導電体膜パタ
ーンにパルスレーザ光を照射して、前記のビアホール内
に導電体のプラグを形成する工程を有する金属配線層の
平坦化方法において、前記の導電体膜パターンにパルス
レーザ光を照射するのに先立ち、次工程において使用さ
れる位置合わせマーク上から前記の導電体膜パターンを
除去するように構成する。
〔産業上の利用分野]
本発明は、半導体装置の金属配線層の平坦化方法の改良
、特に、配線層となる導電体験にパルスレーザ光を照射
して溶融・固化して平坦化する工程と、ビアホール近傍
に形成した導電体膜にパルスレーザ光を照射して溶融し
、これをビアホール内に流入させ、固化させてプラグを
形成する工程とにおいて、パルスレーザ光を照射すると
きに、位置合わせマークが消滅しないようにする方法に
関する。
、特に、配線層となる導電体験にパルスレーザ光を照射
して溶融・固化して平坦化する工程と、ビアホール近傍
に形成した導電体膜にパルスレーザ光を照射して溶融し
、これをビアホール内に流入させ、固化させてプラグを
形成する工程とにおいて、パルスレーザ光を照射すると
きに、位置合わせマークが消滅しないようにする方法に
関する。
(従来の技術)
集積回路の製造工程の一つである金属配線層の形成工程
において、ビアホール(コンタクトホール、スルーホー
ル)が微細化してくると、第6図に示すように、蒸着法
、スパンタ法等を使用して形成される導電体膜4が半導
体層1上の絶縁膜2に形成されたビアホール5に十分充
填されず、ステップカバレージが悪くなる。これはシャ
ドー効果によって導電体膜がビアホール側壁に付着しに
く覧なるためである。
において、ビアホール(コンタクトホール、スルーホー
ル)が微細化してくると、第6図に示すように、蒸着法
、スパンタ法等を使用して形成される導電体膜4が半導
体層1上の絶縁膜2に形成されたビアホール5に十分充
填されず、ステップカバレージが悪くなる。これはシャ
ドー効果によって導電体膜がビアホール側壁に付着しに
く覧なるためである。
そこで、第7図に示すように、導電体M4にレーザ光を
照射して溶融・固化して導電体膜4を平坦化したり、ま
たは、第8図に示すように、ビアホール5の近傍に形成
した導電体膜4にレーザ光を照射してビアホール5内に
流入させて、第9図に示すように、プラグ6を形成する
ことにょって、ステップカバレージ不良問題の解決を図
っている。しかし、第10図に示すように形威されてい
る位置合わせマーク3上に導電体膜4が形威され、これ
に平坦化のためのレーザ光が照射されると、第11図に
示すように、位置合わせマークの凹凸が溶融した導電体
膜4をもって埋め込まれ、位置合わせマークが消滅して
しまうという問題が発生する。
照射して溶融・固化して導電体膜4を平坦化したり、ま
たは、第8図に示すように、ビアホール5の近傍に形成
した導電体膜4にレーザ光を照射してビアホール5内に
流入させて、第9図に示すように、プラグ6を形成する
ことにょって、ステップカバレージ不良問題の解決を図
っている。しかし、第10図に示すように形威されてい
る位置合わせマーク3上に導電体膜4が形威され、これ
に平坦化のためのレーザ光が照射されると、第11図に
示すように、位置合わせマークの凹凸が溶融した導電体
膜4をもって埋め込まれ、位置合わせマークが消滅して
しまうという問題が発生する。
従来技術においては、この問題を解決するために、位置
合わせマーク形成領域の導電体膜にはレーザ光を照射し
ないようにする方法が採用されている。
合わせマーク形成領域の導電体膜にはレーザ光を照射し
ないようにする方法が採用されている。
位置合わせマーク3上にレーザ光を照射しないようにす
るためには、レーザ光照射中に位置合わせ作業が必要に
なる。そのため、スループットが低下したり、レーザ照
射装覆の価格上昇等によりプロセスコストが増加すると
いう新たな問題が発住する。
るためには、レーザ光照射中に位置合わせ作業が必要に
なる。そのため、スループットが低下したり、レーザ照
射装覆の価格上昇等によりプロセスコストが増加すると
いう新たな問題が発住する。
本発明の目的は、この欠点を解消することにあり、導電
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位1合わせ作業を必要とすることなく、位1
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することにある。
体膜の平坦化工程やプラグの形成工程において、レーザ
光照射中の位1合わせ作業を必要とすることなく、位1
合わせマークの消滅を防止することができる金属配線層
の平坦化方法を提供することにある。
上記の目的は、下記いずれの手段によっても達成される
。
。
第1の手段は、半導体装置の金属配線層となる導電体膜
(4)にパルスレーザ光を照射して平坦化し、この平坦
化された導電体膜(4)をパターニングして平坦な金属
配線層を形成する金属配線層の平坦化方法において、前
記の導電体膜(4)のパターニングにおいて使用される
位置合わせマーク(3)をヒートシンク構造とする金属
配線層の平坦化方法である。第2の手段は、半導体装l
の金属配線層となる導電体膜(4)にパルスレーザ光を
照射して平坦化し、この平坦化された導電体膜(4)を
パターニングして平坦な金属配線層を形威する金属配線
層の平坦化方法において、前記の導電体膜(4)のパタ
ーニングにおいて使用される位置合わせマーク(3)は
半導体基板(1)の表面に形威され、前記の導電体膜(
4)する金属配線層の平坦化方法である。第3の手段は
、半導体装置の金属配線層となる導電体!!(4)にパ
ルスレーザ光を照射して平坦化し、この平坦化された導
電体ll!(4)をパターニングして平坦な金属配線層
を形威する金属配線層の平坦化方法において、前記の導
電体1!(4)のパターニングにおいて使用される位置
合わせマーク(3)上から、前記のパルスレーザ光の照
射に先立ち、前記の導電体膜(4)を除去する金属配線
層の平坦化方法である。第4の手段は、半導体装置の多
層配線形成用ビアホール(5)の近傍に導電体膜パター
ン(4)を形威し、この導電体膜パターン(4)にパル
スレーザ光を照射して、前記のビアホール(5)内に導
電体のプラグ(6)を形成する工程を有する金属配線層
の平坦化方法において、前記の導電体膜パターン(4)
にパルスレーザ光を照射するのに先立ち、次工程におい
て使用される位置合わせマーク(3)上から前記の導電
体膜パターン(4)を除去する金属配線層の平坦化方法
である。
(4)にパルスレーザ光を照射して平坦化し、この平坦
化された導電体膜(4)をパターニングして平坦な金属
配線層を形成する金属配線層の平坦化方法において、前
記の導電体膜(4)のパターニングにおいて使用される
位置合わせマーク(3)をヒートシンク構造とする金属
配線層の平坦化方法である。第2の手段は、半導体装l
の金属配線層となる導電体膜(4)にパルスレーザ光を
照射して平坦化し、この平坦化された導電体膜(4)を
パターニングして平坦な金属配線層を形威する金属配線
層の平坦化方法において、前記の導電体膜(4)のパタ
ーニングにおいて使用される位置合わせマーク(3)は
半導体基板(1)の表面に形威され、前記の導電体膜(
4)する金属配線層の平坦化方法である。第3の手段は
、半導体装置の金属配線層となる導電体!!(4)にパ
ルスレーザ光を照射して平坦化し、この平坦化された導
電体ll!(4)をパターニングして平坦な金属配線層
を形威する金属配線層の平坦化方法において、前記の導
電体1!(4)のパターニングにおいて使用される位置
合わせマーク(3)上から、前記のパルスレーザ光の照
射に先立ち、前記の導電体膜(4)を除去する金属配線
層の平坦化方法である。第4の手段は、半導体装置の多
層配線形成用ビアホール(5)の近傍に導電体膜パター
ン(4)を形威し、この導電体膜パターン(4)にパル
スレーザ光を照射して、前記のビアホール(5)内に導
電体のプラグ(6)を形成する工程を有する金属配線層
の平坦化方法において、前記の導電体膜パターン(4)
にパルスレーザ光を照射するのに先立ち、次工程におい
て使用される位置合わせマーク(3)上から前記の導電
体膜パターン(4)を除去する金属配線層の平坦化方法
である。
本発明に係る金属配線層の平坦化方法の第1の手段にお
いては、位置合わせマーク3をヒートシンク構造として
いるため、この上に形成された導電体膜4にレーザ光を
照射しても、位置合わせマーク上の導電体114に発生
する熟が放出されて溶融しないため、位置合わせマーク
の凹凸が導電体によって埋め込まれることがなく、位置
合わせマークは消滅しない。
いては、位置合わせマーク3をヒートシンク構造として
いるため、この上に形成された導電体膜4にレーザ光を
照射しても、位置合わせマーク上の導電体114に発生
する熟が放出されて溶融しないため、位置合わせマーク
の凹凸が導電体によって埋め込まれることがなく、位置
合わせマークは消滅しない。
本発明に係る金属配線層の平坦化方法の第2の手段にお
いては、位置合わせマーク3が半導体基板1の表面に形
成され、この領域においては、導電体膜4が堆積される
以前に堆積されているすべての膜が除去されているので
、この領域に形威される導電体膜4の半導体基板1への
熱伝導が良好となり、レーザ光を照射しても導電体膜4
が溶融することがなくなり、位置合わせマークは消滅し
ない。
いては、位置合わせマーク3が半導体基板1の表面に形
成され、この領域においては、導電体膜4が堆積される
以前に堆積されているすべての膜が除去されているので
、この領域に形威される導電体膜4の半導体基板1への
熱伝導が良好となり、レーザ光を照射しても導電体膜4
が溶融することがなくなり、位置合わせマークは消滅し
ない。
本発明に係る金属配線層の平坦化方法の第3の手段にお
いては、レーザ光照射前に位置合わせマーク3の形威さ
れた領域から導電体膜4が除去されるので、レーザ光を
照射しても位置合わせマークは消滅しない。
いては、レーザ光照射前に位置合わせマーク3の形威さ
れた領域から導電体膜4が除去されるので、レーザ光を
照射しても位置合わせマークは消滅しない。
本発明に係る金属配線層の平坦化方法の第4の手段にお
いては、レーザ光照射前に、位置合わせマーク3の形威
された領域から導電体膜パターン4が除去されるので、
レーザ光を照射しても位置合わせマークは消滅しない。
いては、レーザ光照射前に、位置合わせマーク3の形威
された領域から導電体膜パターン4が除去されるので、
レーザ光を照射しても位置合わせマークは消滅しない。
以下、図面を参照しつ\、本発明の四つの実施例に係る
金属配線層の平坦化方法について説明す見1員 第1図参照 半導体基板l上に形威された絶縁膜、例えば0.6n厚
のPSGIII2をパターニングしてヒートシンク構造
の位置合わせマーク3とビアホール(図示せず)とを形
威する0位置合わせマーク3の絶縁膜2が除去された領
域の面積を十分大きくすることによってヒートシンク構
造にしている。
金属配線層の平坦化方法について説明す見1員 第1図参照 半導体基板l上に形威された絶縁膜、例えば0.6n厚
のPSGIII2をパターニングしてヒートシンク構造
の位置合わせマーク3とビアホール(図示せず)とを形
威する0位置合わせマーク3の絶縁膜2が除去された領
域の面積を十分大きくすることによってヒートシンク構
造にしている。
全面に、例えばアルミニウム膜4を1.On厚に形tL
、XeC11エキシマレーザを使用してIJ/dのパル
スエネルギー密度をもってアルミニウム!!!4を照射
し、溶融することによって、ビアホール(図示せず)は
アルミニウムをもって完全に充填されて平坦化されたの
に対し、位置合わせマーク3上に形威されたアルミニウ
ム膜4は、レーザ光照射によって発生する熱が半導体基
ifを介して放出されるため溶融するに至らず、したが
って、位置合わせマーク3は消滅しない、平坦化された
導電体膜4をパターニングして平坦化した金属配線層(
図示せず)を形威する。
、XeC11エキシマレーザを使用してIJ/dのパル
スエネルギー密度をもってアルミニウム!!!4を照射
し、溶融することによって、ビアホール(図示せず)は
アルミニウムをもって完全に充填されて平坦化されたの
に対し、位置合わせマーク3上に形威されたアルミニウ
ム膜4は、レーザ光照射によって発生する熱が半導体基
ifを介して放出されるため溶融するに至らず、したが
って、位置合わせマーク3は消滅しない、平坦化された
導電体膜4をパターニングして平坦化した金属配線層(
図示せず)を形威する。
突じ1殊
第2図参照
半導体基板1上に、例えば深さ0.5nの溝パターンを
形威して、これを位置合わせマーク3とする。アルミニ
ウム等の導電体膜4を形威する前に、この位置合わせマ
ーク3上に堆積されるすべての膜は、その膜のパターニ
ング工程の際に逐次除去しておく、アルミニウム膜4を
1.On厚に堆積し、第1例と同様にレーザ光を照射し
てアルミニウム膜4を平坦化した結果、位置合わせマー
ク3上に形威されたアルミニウム膜4に発生する熱は半
導体層1を介して放出されるため、この領域のアルミニ
ウム!l!4は溶融するに至らず、したがって、位1合
わせマーク3は消滅しない、以下、第1例と同様にして
平坦化されたアルミニウム膜4をパターニングして平坦
な配線層(図示せず)を形威する。
形威して、これを位置合わせマーク3とする。アルミニ
ウム等の導電体膜4を形威する前に、この位置合わせマ
ーク3上に堆積されるすべての膜は、その膜のパターニ
ング工程の際に逐次除去しておく、アルミニウム膜4を
1.On厚に堆積し、第1例と同様にレーザ光を照射し
てアルミニウム膜4を平坦化した結果、位置合わせマー
ク3上に形威されたアルミニウム膜4に発生する熱は半
導体層1を介して放出されるため、この領域のアルミニ
ウム!l!4は溶融するに至らず、したがって、位1合
わせマーク3は消滅しない、以下、第1例と同様にして
平坦化されたアルミニウム膜4をパターニングして平坦
な配線層(図示せず)を形威する。
鼻≦U鰺
第3図参照
半導体基@l上に、例えば0.6 n厚にPSG膜2を
形威し、このPSG膜2をパターニングして位置合わせ
マーク3とビアホール(図示せず)とを形成する。全面
にアルミニウム膜4を形威し、これをパターニングして
位置合わせマーク3上から除去した後、第1例と同様に
レーザ光を照射してアルミニウムWi4を平坦化する。
形威し、このPSG膜2をパターニングして位置合わせ
マーク3とビアホール(図示せず)とを形成する。全面
にアルミニウム膜4を形威し、これをパターニングして
位置合わせマーク3上から除去した後、第1例と同様に
レーザ光を照射してアルミニウムWi4を平坦化する。
位置合わせマーク3上にはアルミニウム膜4が存在しな
いので、位置合わせマーク3は消滅しない。以下、第1
例と同様にして、平坦化されたアルミニウム膜4をパタ
ーニングして平坦な配線層(図示せず)を形威する。
いので、位置合わせマーク3は消滅しない。以下、第1
例と同様にして、平坦化されたアルミニウム膜4をパタ
ーニングして平坦な配線層(図示せず)を形威する。
勇し0歿
第4図参照
半導体基板1上に、例えば0.6n厚にPSG膜2を形
威し、このPSG膜2をパターニングして位置合わせマ
ーク3とビアホール5とを形威し、全面にアルミニウム
膜4を形成し、これをパターニングして、ビアホール5
の近傍のみにアルミニウム膜4を残留させる。
威し、このPSG膜2をパターニングして位置合わせマ
ーク3とビアホール5とを形威し、全面にアルミニウム
膜4を形成し、これをパターニングして、ビアホール5
の近傍のみにアルミニウム膜4を残留させる。
第5図参照
第1例と同様にレーザ光を照射し、ビアホール5の近傍
のアルミニウム114を溶融してビアホール5内に流入
・固化させてプラグ6を形成する。
のアルミニウム114を溶融してビアホール5内に流入
・固化させてプラグ6を形成する。
位置合わせマーク3上にはアルミニウム膜4が形成され
ていないので、位置合わせマーク3は消滅しない、プラ
グ6に接触して絶縁@2上にアルミニウムII(図示せ
ず)を形成し、これをパターニングして平坦な配線層を
形成する。
ていないので、位置合わせマーク3は消滅しない、プラ
グ6に接触して絶縁@2上にアルミニウムII(図示せ
ず)を形成し、これをパターニングして平坦な配線層を
形成する。
以上説明せるとおり、本発明に係る金属配線層の平坦化
方法においては、位置合わせマークをヒートシンク構造
にするか、もしくは、位置合わせマークを半導体基板上
に形成することによって、配線層となる導電体膜の平坦
化のためにレーザ光を照射しても位置合わせマーク上の
導電体膜が溶融しないようにするか、または、レーザ光
照射前に位置合わせマーク上の導電体膜を除去している
ので、導電体膜の平坦化工程やプラグの形成工程におい
てレーザ光を照射しても位置合わせマークが消滅するこ
とがなくなる。しかも、レーザ光照射中の位置合わせ作
業が不要になるのでスループットが向上し、プロセスコ
ストも低下する。
方法においては、位置合わせマークをヒートシンク構造
にするか、もしくは、位置合わせマークを半導体基板上
に形成することによって、配線層となる導電体膜の平坦
化のためにレーザ光を照射しても位置合わせマーク上の
導電体膜が溶融しないようにするか、または、レーザ光
照射前に位置合わせマーク上の導電体膜を除去している
ので、導電体膜の平坦化工程やプラグの形成工程におい
てレーザ光を照射しても位置合わせマークが消滅するこ
とがなくなる。しかも、レーザ光照射中の位置合わせ作
業が不要になるのでスループットが向上し、プロセスコ
ストも低下する。
第1図〜第5図は、本発明に係る位置合わせマーク形成
方法の説明図である。 第6図、第7図は、導電体膜の平坦化の説明図である。 第8図、第9図は、プラグ形成の説明図である。 第1O図、第11図は、従来技術に係る位置合わセマー
クの消滅を説明する図である。 1・・・半導体層、 2・・・絶縁膜、 3・・・位置合わせマーク、 4・・・導電体膜、 5・・・ビアホール、 6・・・プラグ。
方法の説明図である。 第6図、第7図は、導電体膜の平坦化の説明図である。 第8図、第9図は、プラグ形成の説明図である。 第1O図、第11図は、従来技術に係る位置合わセマー
クの消滅を説明する図である。 1・・・半導体層、 2・・・絶縁膜、 3・・・位置合わせマーク、 4・・・導電体膜、 5・・・ビアホール、 6・・・プラグ。
Claims (1)
- 【特許請求の範囲】 [1]半導体装置の金属配線層となる導電体膜(4)に
パルスレーザ光を照射して平坦化し、該平坦化された導
電体膜(4)をパターニングして平坦な金属配線層を形
成する金属配線層の平坦化方法において、 前記導電体膜(4)のパターニングにおいて使用される
位置合わせマーク(3)をヒートシンク構造とする ことを特徴とする金属配線層の平坦化方法。 [2]半導体装置の金属配線層となる導電体膜(4)に
パルスレーザ光を照射して平坦化し、該平坦化された導
電体膜(4)をパターニングして平坦な金属配線層を形
成する金属配線層の平坦化方法において、 前記導電体膜(4)のパターニングにおいて使用される
位置合わせマーク(3)は半導体基板(1)の表面に形
成され、前記導電体膜(4)の形成工程に先立ち、前記
位置合わせマーク(3)上に、すでに形成されている堆
積膜を除去することを特徴とする金属配線層の平坦化方
法。 [3]半導体装置の金属配線層となる導電体膜(4)に
パルスレーザ光を照射して平坦化し、該平坦化された導
電体膜(4)をパターニングして平坦な金属配線層を形
成する金属配線層の平坦化方法において、 前記導電体膜(4)のパターニングにおいて使用される
位置合わせマーク(3)上から、前記パルスレーザ光の
照射に先立ち、前記導電体膜(4)を除去する ことを特徴とする金属配線層の平坦化方法。 [4]半導体装置の多層配線形成用ビアホール(5)の
近傍に導電体膜パターン(4)を形成し、該導電体膜パ
ターン(4)にパルスレーザ光を照射して、前記ビアホ
ール(5)内に導電体のプラグ(6)を形成する工程を
有する金属配線層の平坦化方法において、 前記導電体膜パターン(4)にパルスレーザ光を照射す
るのに先立ち、次工程において使用される位置合わせマ
ーク(3)上から前記導電体膜パターン(4)を除去す
る ことを特徴とする金属配線層の平坦化方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2070897A JPH03270233A (ja) | 1990-03-20 | 1990-03-20 | 金属配線層の平坦化方法 |
US07/671,227 US5100834A (en) | 1990-03-20 | 1991-03-19 | Method of planarizing metal layer |
EP91400759A EP0448471B1 (en) | 1990-03-20 | 1991-03-20 | Method of manufacturing a semiconductor device involving a step of planarizing a metal layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2070897A JPH03270233A (ja) | 1990-03-20 | 1990-03-20 | 金属配線層の平坦化方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03270233A true JPH03270233A (ja) | 1991-12-02 |
Family
ID=13444783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2070897A Pending JPH03270233A (ja) | 1990-03-20 | 1990-03-20 | 金属配線層の平坦化方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5100834A (ja) |
EP (1) | EP0448471B1 (ja) |
JP (1) | JPH03270233A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6350680B1 (en) * | 2000-05-26 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Pad alignment for AlCu pad for copper process |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04122012A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | アライメントマークおよびその形成方法 |
JPH05109715A (ja) * | 1991-10-16 | 1993-04-30 | Nec Corp | 半導体装置の製造方法 |
JP3332456B2 (ja) * | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
US5911108A (en) * | 1997-01-29 | 1999-06-08 | Integrated Device Technology, Inc. | Method for protecting an alignment mark on a semiconductor substrate during chemical mechanical polishing and the resulting structure |
JPH1126361A (ja) * | 1997-06-27 | 1999-01-29 | Oki Electric Ind Co Ltd | アライメントマーク及びアライメントマーク用凹部の隠蔽方法 |
US6100157A (en) | 1998-06-22 | 2000-08-08 | Oki Electric Industry Co., Ltd. | Formation of alignment mark and structure covering the same |
EP0892433A1 (en) * | 1997-07-15 | 1999-01-20 | International Business Machines Corporation | Method of forming an alignment mark in a semiconductor structure |
JP2000021737A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 位置合わせマークおよびその製造方法 |
US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4388517A (en) * | 1980-09-22 | 1983-06-14 | Texas Instruments Incorporated | Sublimation patterning process |
JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
JPS61102723A (ja) * | 1984-10-26 | 1986-05-21 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS61256635A (ja) * | 1985-05-09 | 1986-11-14 | Nec Corp | 半導体装置の製造方法 |
JPS6327013A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | 半導体装置の製造方法 |
JPS6341020A (ja) * | 1986-08-06 | 1988-02-22 | Nec Corp | 半導体装置の製造方法 |
JPS63160330A (ja) * | 1986-12-24 | 1988-07-04 | Mitsubishi Electric Corp | マスクアライメントの方法 |
US4920070A (en) * | 1987-02-19 | 1990-04-24 | Fujitsu Limited | Method for forming wirings for a semiconductor device by filling very narrow via holes |
JPS63215055A (ja) * | 1987-03-04 | 1988-09-07 | Hitachi Ltd | 半導体装置の配線形成方法 |
JPS63292619A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | レ−ザ−アニ−ル方法 |
US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
JPH0227711A (ja) * | 1988-07-15 | 1990-01-30 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPH02137344A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-03-20 JP JP2070897A patent/JPH03270233A/ja active Pending
-
1991
- 1991-03-19 US US07/671,227 patent/US5100834A/en not_active Expired - Fee Related
- 1991-03-20 EP EP91400759A patent/EP0448471B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6350680B1 (en) * | 2000-05-26 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Pad alignment for AlCu pad for copper process |
Also Published As
Publication number | Publication date |
---|---|
EP0448471A3 (en) | 1993-05-26 |
EP0448471A2 (en) | 1991-09-25 |
US5100834A (en) | 1992-03-31 |
EP0448471B1 (en) | 1998-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900004268B1 (ko) | 반도체 장치 제조방법 | |
US5124780A (en) | Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization | |
JPH03270233A (ja) | 金属配線層の平坦化方法 | |
CN101689482B (zh) | 一种提供经布图处理的内嵌导电层的方法 | |
US6242341B1 (en) | Planarization using laser ablation | |
JPH0766200A (ja) | 半導体装置の製造方法 | |
JPS6392042A (ja) | 半導体装置の製造方法 | |
JP2847549B2 (ja) | 半導体装置の製造方法 | |
JPS627142A (ja) | 半導体装置の製造方法 | |
JPH0574733A (ja) | 金属配線の形成方法 | |
JPH08264654A (ja) | フューズ配線を有する電子装置 | |
JPH05102064A (ja) | 半導体装置の製造方法 | |
KR100246807B1 (ko) | 반도체 소자의 제조 방법 | |
JPH0440858B2 (ja) | ||
JPH0335831B2 (ja) | ||
KR950000850B1 (ko) | 반도체 장치의 제조방법 | |
JPH04264728A (ja) | 半導体装置およびその製造方法 | |
JPS63213360A (ja) | 配線構造の製造方法 | |
JPS61244048A (ja) | 多層配線形成方法 | |
JPH06112301A (ja) | アライメントマーク構造 | |
KR100568418B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
JP2734881B2 (ja) | 半導体装置の製造方法 | |
JPH05267470A (ja) | 集積回路装置およびその製造方法 | |
JPH04127524A (ja) | コンタクトホール金属充填方法 | |
JP2000091429A (ja) | 半導体装置の製造方法 |