JPH0766200A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766200A JPH0766200A JP5209657A JP20965793A JPH0766200A JP H0766200 A JPH0766200 A JP H0766200A JP 5209657 A JP5209657 A JP 5209657A JP 20965793 A JP20965793 A JP 20965793A JP H0766200 A JPH0766200 A JP H0766200A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、層間絶縁膜の
平坦化を図りつつ、予め与えられた位置合わせマークを
更新しながら多層配線を形成する。 【構成】 基板１１上の絶縁性の膜１２を開口して所定
の下層配線上にコンタクトホール１３を形成する工程
と、前記コンタクトホール１３が設けられた基板１１上
に金属性の材料１４を形成する工程と、前記コンタクト
ホール１３以外の金属性の材料１４を除去する工程と、
前記基板１１に位置合わせ用の開口部１６を形成する工
程と、前記位置合わせ用の開口部１６が設けられた基板
１１上に上層配線を形成する工程とを有する。
平坦化を図りつつ、予め与えられた位置合わせマークを
更新しながら多層配線を形成する。 【構成】 基板１１上の絶縁性の膜１２を開口して所定
の下層配線上にコンタクトホール１３を形成する工程
と、前記コンタクトホール１３が設けられた基板１１上
に金属性の材料１４を形成する工程と、前記コンタクト
ホール１３以外の金属性の材料１４を除去する工程と、
前記基板１１に位置合わせ用の開口部１６を形成する工
程と、前記位置合わせ用の開口部１６が設けられた基板
１１上に上層配線を形成する工程とを有する。
Description
【０００１】 〔目 次〕 産業上の利用分野 従来の技術（図９） 発明が解決しようとする課題 課題を解決するための手段 作用 （１）第１の実施例の説明（図１，２） （２）第２の実施例の説明（図３，４） （３）第３の実施例の説明（図５〜７） （４）第４の実施例の説明（図８） 発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、さらに詳しく言えば、位置合わせ
マークを更新させながら多層配線の形成する方法に関す
るものである。近年、半導体装置の高集積化及び高密度
化の要求に伴い配線が多層化され、また、ＤＲＡＭ等に
おいてキャパシタが形成され、その平坦化技術が重要に
なっている。
に関するものであり、さらに詳しく言えば、位置合わせ
マークを更新させながら多層配線の形成する方法に関す
るものである。近年、半導体装置の高集積化及び高密度
化の要求に伴い配線が多層化され、また、ＤＲＡＭ等に
おいてキャパシタが形成され、その平坦化技術が重要に
なっている。
【０００３】これによれば、多層配線やキャパシタ等の
層間絶縁膜の凹凸部を平坦化する方法に研磨処理があ
る。しかし、層間絶縁膜を平坦化すると、上層配線やコ
ンタクトホールの露光処理の際に位置合わせが困難とな
る。そこで、層間絶縁膜の平坦化を図りつつ、予め与え
られた位置合わせマークを更新しながら多層配線を形成
することができる方法が望まれている。
層間絶縁膜の凹凸部を平坦化する方法に研磨処理があ
る。しかし、層間絶縁膜を平坦化すると、上層配線やコ
ンタクトホールの露光処理の際に位置合わせが困難とな
る。そこで、層間絶縁膜の平坦化を図りつつ、予め与え
られた位置合わせマークを更新しながら多層配線を形成
することができる方法が望まれている。
【０００４】
【従来の技術】図９は、従来例に係る説明図である。図
９（Ａ）は配線層上に層間絶縁膜を形成した状態図であ
る。図９（Ｂ）は層間絶縁膜を平坦化した状態図をそれ
ぞれ示している。例えば、多層配線工程において、図９
（Ａ）に示すように、基板１上の配線群２及び配線３を
絶縁するために層間絶縁膜４が形成される。ここで、配
線群２は高密度な配線の集合であり、配線３は間隔が広
く、比較的に線幅が太いものである。なお、層間絶縁膜
４にはＳｉＯ2 膜が用いられる。その後、上層配線が形
成される。
９（Ａ）は配線層上に層間絶縁膜を形成した状態図であ
る。図９（Ｂ）は層間絶縁膜を平坦化した状態図をそれ
ぞれ示している。例えば、多層配線工程において、図９
（Ａ）に示すように、基板１上の配線群２及び配線３を
絶縁するために層間絶縁膜４が形成される。ここで、配
線群２は高密度な配線の集合であり、配線３は間隔が広
く、比較的に線幅が太いものである。なお、層間絶縁膜
４にはＳｉＯ2 膜が用いられる。その後、上層配線が形
成される。
【０００５】
【発明が解決しようとする課題】ところで、従来例の多
層配線工程によれば、配線群２上に形成された層間絶縁
膜４では段差（ローカル段差）が少なくなり、広い間隔
の配線部分では段差（グローバル段差）が大きくなる。
この段差が積み重なると大きな段差となる。このため、
図９（Ｂ）に示すように、層間絶縁膜４の凹凸部を平坦
化する必要がある。これは、上層配線の断線を防止やコ
ンタクトホールの安定化等を図るためである。しかし、
層間絶縁膜４を平坦化すると、上層配線や上部コンタク
トホールの露光処理の際の位置合わせ処理が困難となる
という問題がある。
層配線工程によれば、配線群２上に形成された層間絶縁
膜４では段差（ローカル段差）が少なくなり、広い間隔
の配線部分では段差（グローバル段差）が大きくなる。
この段差が積み重なると大きな段差となる。このため、
図９（Ｂ）に示すように、層間絶縁膜４の凹凸部を平坦
化する必要がある。これは、上層配線の断線を防止やコ
ンタクトホールの安定化等を図るためである。しかし、
層間絶縁膜４を平坦化すると、上層配線や上部コンタク
トホールの露光処理の際の位置合わせ処理が困難となる
という問題がある。
【０００６】すなわち、平坦化前の層間絶縁膜４では、
その凹凸部を位置合わせマークとして利用し、その露光
基準位置を確認することができる。しかし、層間絶縁膜
４の平坦化をすると、研磨により凸部が削られてしま
い、その凹凸部が無くなる。このことから、上層配線の
パターン露光の際に、その基準位置を確認することがで
きない。
その凹凸部を位置合わせマークとして利用し、その露光
基準位置を確認することができる。しかし、層間絶縁膜
４の平坦化をすると、研磨により凸部が削られてしま
い、その凹凸部が無くなる。このことから、上層配線の
パターン露光の際に、その基準位置を確認することがで
きない。
【０００７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、層間絶縁膜の平坦化を図りつつ、
予め与えられた位置合わせマークを更新しながら多層配
線を形成することが可能となる半導体装置の製造方法の
提供を目的とする。
作されたものであり、層間絶縁膜の平坦化を図りつつ、
予め与えられた位置合わせマークを更新しながら多層配
線を形成することが可能となる半導体装置の製造方法の
提供を目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の第
１の製造方法は、その実施例を図１，２に示すように、
基板１１上の絶縁性の膜１２を開口して所定の下層配線
上にコンタクトホール１３を形成する工程と、前記コン
タクトホール１３が設けられた基板１１上に金属性の材
料１４を形成する工程と、前記コンタクトホール１３以
外の金属性の材料１４を除去する工程と、前記基板１１
に位置合わせ用の開口部１６を形成する工程と、前記位
置合わせ用の開口部１６が設けられた基板１１上に上層
配線を形成する工程とを有することを特徴とする。
１の製造方法は、その実施例を図１，２に示すように、
基板１１上の絶縁性の膜１２を開口して所定の下層配線
上にコンタクトホール１３を形成する工程と、前記コン
タクトホール１３が設けられた基板１１上に金属性の材
料１４を形成する工程と、前記コンタクトホール１３以
外の金属性の材料１４を除去する工程と、前記基板１１
に位置合わせ用の開口部１６を形成する工程と、前記位
置合わせ用の開口部１６が設けられた基板１１上に上層
配線を形成する工程とを有することを特徴とする。
【０００９】また、本発明の半導体装置の第２の製造方
法は、その実施例を図３，４に示すように、基板２１上
の絶縁性の膜２２を開口して所定の下層配線上にコンタ
クトホール23Ａを形成する工程と、前記下層配線以外の
絶縁性の膜２２を開口して位置合わせ用の開口部23Ｂを
形成する工程と、前記コンタクトホール23Ａと位置合わ
せ用の開口部23Ｂとが設けられた基板１１上に金属性の
材料２４を形成する工程と、前記コンタクトホール23Ａ
と位置合わせ用の開口部23Ｂ以外の金属性の材料２４を
除去する工程と、前記金属性の材料２４が除去された基
板１１上に上層配線を形成する工程とを有することを特
徴とする。
法は、その実施例を図３，４に示すように、基板２１上
の絶縁性の膜２２を開口して所定の下層配線上にコンタ
クトホール23Ａを形成する工程と、前記下層配線以外の
絶縁性の膜２２を開口して位置合わせ用の開口部23Ｂを
形成する工程と、前記コンタクトホール23Ａと位置合わ
せ用の開口部23Ｂとが設けられた基板１１上に金属性の
材料２４を形成する工程と、前記コンタクトホール23Ａ
と位置合わせ用の開口部23Ｂ以外の金属性の材料２４を
除去する工程と、前記金属性の材料２４が除去された基
板１１上に上層配線を形成する工程とを有することを特
徴とする。
【００１０】さらに、本発明の半導体装置の第３の製造
方法は、その実施例を図５〜７に示すように、基板３１
上に金属性の位置合わせマーク32Ａを形成する工程と、
前記位置合わせマーク32Ａが設けられた基板３１上に絶
縁性の膜３３を形成する工程と、前記位置合わせマーク
32Ａ上の絶縁性の膜３３を研磨する工程と、前記位置合
わせマーク32Ａ及び絶縁性の膜３３上に金属性の膜３４
を形成する工程と、前記金属性の膜３４を選択的に除去
して位置合わせマーク34Ａ及び配線層34Ｂを形成する工
程と、前記位置合わせマーク34Ａ及び配線層34Ｂが設け
られた基板３１上に絶縁性の膜３６を形成する工程とを
有し、前記位置合わせマーク32Ａ，34Ａ，配線層34Ｂ及
び絶縁性の膜３３，３６を形成する工程を繰り返すこと
を特徴とする。
方法は、その実施例を図５〜７に示すように、基板３１
上に金属性の位置合わせマーク32Ａを形成する工程と、
前記位置合わせマーク32Ａが設けられた基板３１上に絶
縁性の膜３３を形成する工程と、前記位置合わせマーク
32Ａ上の絶縁性の膜３３を研磨する工程と、前記位置合
わせマーク32Ａ及び絶縁性の膜３３上に金属性の膜３４
を形成する工程と、前記金属性の膜３４を選択的に除去
して位置合わせマーク34Ａ及び配線層34Ｂを形成する工
程と、前記位置合わせマーク34Ａ及び配線層34Ｂが設け
られた基板３１上に絶縁性の膜３６を形成する工程とを
有し、前記位置合わせマーク32Ａ，34Ａ，配線層34Ｂ及
び絶縁性の膜３３，３６を形成する工程を繰り返すこと
を特徴とする。
【００１１】なお、本発明の半導体装置の第３の製造方
法において、前記金属性の位置合わせマーク32Ａ，34Ａ
には、絶縁性の膜３３，３６よりも研磨速度が速い材料
を使用することを特徴とする。本発明の半導体装置の第
４の製造方法は、第３の製造方法において、前記絶縁性
の膜３３，３６の平坦化の際に、金属性の位置合わせマ
ーク32Ａ，34Ａを検出することを特徴とし、上記目的を
達成する。
法において、前記金属性の位置合わせマーク32Ａ，34Ａ
には、絶縁性の膜３３，３６よりも研磨速度が速い材料
を使用することを特徴とする。本発明の半導体装置の第
４の製造方法は、第３の製造方法において、前記絶縁性
の膜３３，３６の平坦化の際に、金属性の位置合わせマ
ーク32Ａ，34Ａを検出することを特徴とし、上記目的を
達成する。
【００１２】
【作用】本発明の半導体装置の第１の製造方法によれ
ば、その実施例を図２（Ａ）に示すように、コンタクト
ホール１３に金属性の膜１４を充填した後に、それを一
旦，平坦化し、その基板１１上に位置合わせ用の開口部
１６を形成し、その後、図２（Ｂ）に示すように、上層
配線17Ａを形成している。
ば、その実施例を図２（Ａ）に示すように、コンタクト
ホール１３に金属性の膜１４を充填した後に、それを一
旦，平坦化し、その基板１１上に位置合わせ用の開口部
１６を形成し、その後、図２（Ｂ）に示すように、上層
配線17Ａを形成している。
【００１３】このため、図２（Ｂ）において、位置合わ
せ用の開口部１６に上層配線用の金属性の膜１７を形成
した場合に、当該開口部１６上に凹部が形成される。こ
の凹部は次工程，すなわち、金属性の膜１７のパターニ
ングの際に、位置合わせマークとして利用することが可
能となる。本発明の半導体装置の第２の製造方法によれ
ば、その実施例を図３（Ａ）に示すように、下層配線上
のコンタクトホール以外に位置合わせ用の開口部23Ｂを
形成している。
せ用の開口部１６に上層配線用の金属性の膜１７を形成
した場合に、当該開口部１６上に凹部が形成される。こ
の凹部は次工程，すなわち、金属性の膜１７のパターニ
ングの際に、位置合わせマークとして利用することが可
能となる。本発明の半導体装置の第２の製造方法によれ
ば、その実施例を図３（Ａ）に示すように、下層配線上
のコンタクトホール以外に位置合わせ用の開口部23Ｂを
形成している。
【００１４】このため、図３（Ｂ）において、基板２１
上に上層配線用の金属性の膜２５を形成した場合に、当
該開口部23Ｂとコンタクトホール23Ａとに当該金属性の
膜２５が充填される。また、図３（Ｃ）において、当該
開口部23Ｂとコンタクトホール23Ａ以外の金属性の膜２
５の平坦化，例えば、ＲＩＥ法等のドライエッチングに
より過剰に除去をすると、当該開口部23Ｂに凹部が形成
される。この凹部は次工程のパターニングの際に、位置
合わせマークとして利用することが可能となる。
上に上層配線用の金属性の膜２５を形成した場合に、当
該開口部23Ｂとコンタクトホール23Ａとに当該金属性の
膜２５が充填される。また、図３（Ｃ）において、当該
開口部23Ｂとコンタクトホール23Ａ以外の金属性の膜２
５の平坦化，例えば、ＲＩＥ法等のドライエッチングに
より過剰に除去をすると、当該開口部23Ｂに凹部が形成
される。この凹部は次工程のパターニングの際に、位置
合わせマークとして利用することが可能となる。
【００１５】本発明の半導体装置の第３の製造方法によ
れば、その実施例を図５（Ｃ）に示すように、位置合わ
せマーク32Ａ上の絶縁性の膜３３を研磨している。この
ため、研磨速度が速い金属性の位置合わせマーク32Ａの
頭部が絶縁性の膜３３から露出した状態となる。また、
図６（Ａ）に示すように、位置合わせマーク32Ａに形成
された金属性の膜３４の凸部は、当該膜のパターニング
の際の位置合わせマークとして利用される。
れば、その実施例を図５（Ｃ）に示すように、位置合わ
せマーク32Ａ上の絶縁性の膜３３を研磨している。この
ため、研磨速度が速い金属性の位置合わせマーク32Ａの
頭部が絶縁性の膜３３から露出した状態となる。また、
図６（Ａ）に示すように、位置合わせマーク32Ａに形成
された金属性の膜３４の凸部は、当該膜のパターニング
の際の位置合わせマークとして利用される。
【００１６】これにより、図６（Ｂ）に示すように、上
層配線とマーク嵩上げ層34Ａとが形成される。その後、
当該基板３１上の全面に絶縁性の膜３６を形成し、それ
を研磨すると、先のマーク嵩上げ層34Ａの頭部が絶縁性
の膜３６から露出した状態となる。また、図７（Ａ）に
示すように、マーク嵩上げ層34Ａに形成された金属性の
膜３７の凸部は、当該膜のパターニングの際の位置合わ
せマークとして利用される。
層配線とマーク嵩上げ層34Ａとが形成される。その後、
当該基板３１上の全面に絶縁性の膜３６を形成し、それ
を研磨すると、先のマーク嵩上げ層34Ａの頭部が絶縁性
の膜３６から露出した状態となる。また、図７（Ａ）に
示すように、マーク嵩上げ層34Ａに形成された金属性の
膜３７の凸部は、当該膜のパターニングの際の位置合わ
せマークとして利用される。
【００１７】このことで、露光処理の際の位置合わせを
容易に行うこと、及び、その際の基準位置を正確に確認
することが可能となる。これにより、層間絶縁膜の平坦
化を図りつつ、予め与えられた位置合わせマークを更新
しながら多層配線を形成することが可能となる。本発明
の半導体装置の第４の製造方法によれば、その実施例を
図８（Ｂ）に示すように、絶縁性の膜４５の平坦化の際
に、金属性の位置合わせマーク43Ｄを検出している。
容易に行うこと、及び、その際の基準位置を正確に確認
することが可能となる。これにより、層間絶縁膜の平坦
化を図りつつ、予め与えられた位置合わせマークを更新
しながら多層配線を形成することが可能となる。本発明
の半導体装置の第４の製造方法によれば、その実施例を
図８（Ｂ）に示すように、絶縁性の膜４５の平坦化の際
に、金属性の位置合わせマーク43Ｄを検出している。
【００１８】このため、当該マーク43Ｄを検出した時点
で、絶縁性の膜４５のドライエッチングを停止する目安
とすることができ、当該膜４５の過剰エッチングを防止
することができる。これにより、多層配線を用いた半導
体集積回路装置の簡易製造化に寄与するところが大き
い。
で、絶縁性の膜４５のドライエッチングを停止する目安
とすることができ、当該膜４５の過剰エッチングを防止
することができる。これにより、多層配線を用いた半導
体集積回路装置の簡易製造化に寄与するところが大き
い。
【００１９】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜８は、本発明の実施例に係る半
導体装置の製造方法を説明する図である。 （１）第１の実施例の説明 図１，２は、本発明の第１の実施例に係る多層配線の形
成工程図（その１，２）をそれぞれ示している。
いて説明をする。図１〜８は、本発明の実施例に係る半
導体装置の製造方法を説明する図である。 （１）第１の実施例の説明 図１，２は、本発明の第１の実施例に係る多層配線の形
成工程図（その１，２）をそれぞれ示している。
【００２０】例えば、シリコンの基板（以下Ｓｉ基板と
いう）１１上に多層配線を形成する場合、図１（Ａ）に
示すように、まず、当該基板１１のＣＶＤ−ＳｉＯ2 膜
（絶縁性の膜）１２を開口して所定の下層配線11Ｂ上に
コンタクトホール１３を形成する。当該ホール１３は、
垂直インターコネクトと呼ばれ、例えば、下層配線11Ｂ
と新たな上層配線とを接続する部分である。
いう）１１上に多層配線を形成する場合、図１（Ａ）に
示すように、まず、当該基板１１のＣＶＤ−ＳｉＯ2 膜
（絶縁性の膜）１２を開口して所定の下層配線11Ｂ上に
コンタクトホール１３を形成する。当該ホール１３は、
垂直インターコネクトと呼ばれ、例えば、下層配線11Ｂ
と新たな上層配線とを接続する部分である。
【００２１】次に、図１（Ｂ）に示すように、コンタク
トホール１３が設けられた基板１１上に金属性の材料１
４を堆積する。ここで、金属性の材料１４には、導電性
を有し、ＳｉＯ2 膜１２よりも研磨速度が速いアルミニ
ウム（Ａｌ）やタングステン（Ｗ）等を用いる。その
後、図１（Ｃ）に示すように、金属性の材料１４を平坦
化する。この際の平坦化処理はＲＩＥドライエッチング
又は研磨処理により行う。これにより、コンタクトホー
ル１３に金属性の材料が充填され、それ以外に堆積して
いる金属性の材料が除去され、ＳｉＯ2 膜１２上の平坦
化が維持される。
トホール１３が設けられた基板１１上に金属性の材料１
４を堆積する。ここで、金属性の材料１４には、導電性
を有し、ＳｉＯ2 膜１２よりも研磨速度が速いアルミニ
ウム（Ａｌ）やタングステン（Ｗ）等を用いる。その
後、図１（Ｃ）に示すように、金属性の材料１４を平坦
化する。この際の平坦化処理はＲＩＥドライエッチング
又は研磨処理により行う。これにより、コンタクトホー
ル１３に金属性の材料が充填され、それ以外に堆積して
いる金属性の材料が除去され、ＳｉＯ2 膜１２上の平坦
化が維持される。
【００２２】さらに、図２（Ａ）に示すように、平坦化
された基板１１に位置合わせ用の開口部１６を形成す
る。この開口部１６はスクライブライン上に，例えば、
１０μｍ×１０μｍ程度の□の凹部を形成する。ＳｉＯ
2 の場合には、透明であるので、位置合わせは容易であ
る。具体的には平坦化されたＳｉＯ2 膜１２上に開口部
用のレジスト膜１５をパターニングし、それをマスクに
してエッチングする。これにより、電気的なコンタクト
を目的としない凹部が形成され、その深さは0.3 μｍ程
度である。
された基板１１に位置合わせ用の開口部１６を形成す
る。この開口部１６はスクライブライン上に，例えば、
１０μｍ×１０μｍ程度の□の凹部を形成する。ＳｉＯ
2 の場合には、透明であるので、位置合わせは容易であ
る。具体的には平坦化されたＳｉＯ2 膜１２上に開口部
用のレジスト膜１５をパターニングし、それをマスクに
してエッチングする。これにより、電気的なコンタクト
を目的としない凹部が形成され、その深さは0.3 μｍ程
度である。
【００２３】次いで、図２（Ｂ）に示すように、開口部
１６が設けられた基板１１に上層配線17Ａを形成する。
ここで、上層配線17Ａは水平インターコネクトと呼ば
れ、導電性を有し、ＳｉＯ2 膜１２よりも研磨速度が速
いアルミニウム（Ａｌ）やタングステン（Ｗ）等を用い
る。具体的には基板１１上に金属性の膜１７を形成し、
その後、所定の上層配線用のレジスト膜１８をパターニ
ングし、それをマスクにしてエッチングする。この際の
パターニングはステッパや電子ビーム露光等により行
い、その位置合わせは、開口部１６の凹部を基準にす
る。
１６が設けられた基板１１に上層配線17Ａを形成する。
ここで、上層配線17Ａは水平インターコネクトと呼ば
れ、導電性を有し、ＳｉＯ2 膜１２よりも研磨速度が速
いアルミニウム（Ａｌ）やタングステン（Ｗ）等を用い
る。具体的には基板１１上に金属性の膜１７を形成し、
その後、所定の上層配線用のレジスト膜１８をパターニ
ングし、それをマスクにしてエッチングする。この際の
パターニングはステッパや電子ビーム露光等により行
い、その位置合わせは、開口部１６の凹部を基準にす
る。
【００２４】これにより、図２（Ｃ）に示すように、基
板１１に，例えば、高密度な上層配線17Ａが形成され
る。その後、上層配線17ＡにＳｉＯ2 膜を形成して素子
絶縁をし、それを研磨して平坦化する。ＳｉＯ2 膜はＣ
ＶＤ法により形成し、研磨はコロイダルシリカを含んだ
研磨剤を用いる。なお、段差が0.2 μｍ以下になった状
態で研磨を終了している。
板１１に，例えば、高密度な上層配線17Ａが形成され
る。その後、上層配線17ＡにＳｉＯ2 膜を形成して素子
絶縁をし、それを研磨して平坦化する。ＳｉＯ2 膜はＣ
ＶＤ法により形成し、研磨はコロイダルシリカを含んだ
研磨剤を用いる。なお、段差が0.2 μｍ以下になった状
態で研磨を終了している。
【００２５】このようにして、本発明の第１の実施例に
係る多層配線の形成方法によれば、図１（Ｃ）に示すよ
うに、コンタクトホール１３に金属性の膜１４を充填し
た後に、コンタクトホール以外の金属性の膜14を除去
し、その基板１１に位置合わせ用の開口部１６を形成
し、その後、図２（Ｂ）に示すように、上層配線用の金
属性の膜１７を形成している。
係る多層配線の形成方法によれば、図１（Ｃ）に示すよ
うに、コンタクトホール１３に金属性の膜１４を充填し
た後に、コンタクトホール以外の金属性の膜14を除去
し、その基板１１に位置合わせ用の開口部１６を形成
し、その後、図２（Ｂ）に示すように、上層配線用の金
属性の膜１７を形成している。
【００２６】このため、図２（Ｂ）において、当該開口
部１６に金属性の膜１７を形成する際に、当該開口部１
６上に凹部が生じる。この凹部は金属性の膜１６のパタ
ーニング工程の際に、レジストの位置合わせマークとし
て利用することが可能となる。すなわち、平坦化後にお
いても、ＳｉＯ2 膜１２の位置合わせマークを露光基準
位置として、容易に確認することができる。
部１６に金属性の膜１７を形成する際に、当該開口部１
６上に凹部が生じる。この凹部は金属性の膜１６のパタ
ーニング工程の際に、レジストの位置合わせマークとし
て利用することが可能となる。すなわち、平坦化後にお
いても、ＳｉＯ2 膜１２の位置合わせマークを露光基準
位置として、容易に確認することができる。
【００２７】また、常に平坦化されたＳｉＯ2 膜１２上
に上層配線17Ａを形成することが可能となる。このこと
で、上層配線17Ａの断線防止やコンタクトホールの安定
化等を図ることが可能となる。これにより、ＳｉＯ2 膜
１２の平坦化を図りつつ、予め与えられた位置合わせマ
ークを更新しながら多層配線を形成することが可能とな
る。このことで、多層配線を用いた半導体集積回路装置
の簡易製造化に寄与するところが大きい。
に上層配線17Ａを形成することが可能となる。このこと
で、上層配線17Ａの断線防止やコンタクトホールの安定
化等を図ることが可能となる。これにより、ＳｉＯ2 膜
１２の平坦化を図りつつ、予め与えられた位置合わせマ
ークを更新しながら多層配線を形成することが可能とな
る。このことで、多層配線を用いた半導体集積回路装置
の簡易製造化に寄与するところが大きい。
【００２８】（２）第２の実施例の説明 図３，４は、本発明の第２の実施例に係る多層配線の形
成工程図（その１，２）をそれぞれ示している。第２の
実施例では第１の実施例と異なり、先に位置合わせマー
ク用の開口部23Ｂを形成する方法である。すなわち、図
３（Ａ）に示すように、まず、基板２１上のＣＶＤ−Ｓ
ｉＯ2 膜２２を開口して所定の下層配線21Ｂ上にコンタ
クトホール23Ａを形成し、併せて、下層配線21Ａ，21Ｂ
以外の基板２１に位置合わせ用の開口部23Ｂを形成す
る。この開口部23Ｂの形状及び大きさは任意である。例
えば、スクライブライン上に１０μｍ×１０μｍ程度の
□の凹部を形成する。これにより、電気的なコンタクト
を目的としない凹部が形成され、ウエハ内の位置が明確
になる。
成工程図（その１，２）をそれぞれ示している。第２の
実施例では第１の実施例と異なり、先に位置合わせマー
ク用の開口部23Ｂを形成する方法である。すなわち、図
３（Ａ）に示すように、まず、基板２１上のＣＶＤ−Ｓ
ｉＯ2 膜２２を開口して所定の下層配線21Ｂ上にコンタ
クトホール23Ａを形成し、併せて、下層配線21Ａ，21Ｂ
以外の基板２１に位置合わせ用の開口部23Ｂを形成す
る。この開口部23Ｂの形状及び大きさは任意である。例
えば、スクライブライン上に１０μｍ×１０μｍ程度の
□の凹部を形成する。これにより、電気的なコンタクト
を目的としない凹部が形成され、ウエハ内の位置が明確
になる。
【００２９】その後、図３（Ｂ）に示すように、コンタ
クトホール23Ａと位置合わせ用の開口部23Ｂとが設けら
れた基板２１上に金属性の材料２４を形成する。例え
ば、ＣＶＤ法によりＷ（ブランケットＷ）を堆積する。
さらに、図３（Ｃ）に示すように、コンタクトホール23
Ａと位置合わせ用の開口部23Ｂ以外に堆積している金属
性の材料２４を除去する。この除去はエッチングまたは
研磨により行う。この時に開口部23Ｂに充填された膜２
４の上部が一部エッチングされても、１０μｍ×１０μ
ｍの□の凹部が少し凹む程度であり、位置合わせマーク
として充分使用できる。
クトホール23Ａと位置合わせ用の開口部23Ｂとが設けら
れた基板２１上に金属性の材料２４を形成する。例え
ば、ＣＶＤ法によりＷ（ブランケットＷ）を堆積する。
さらに、図３（Ｃ）に示すように、コンタクトホール23
Ａと位置合わせ用の開口部23Ｂ以外に堆積している金属
性の材料２４を除去する。この除去はエッチングまたは
研磨により行う。この時に開口部23Ｂに充填された膜２
４の上部が一部エッチングされても、１０μｍ×１０μ
ｍの□の凹部が少し凹む程度であり、位置合わせマーク
として充分使用できる。
【００３０】次に、図４（Ａ）に示すように、平坦化さ
れた基板２１上に上層配線用の金属性の材料２５を形成
し、それをパターニングする。例えば、スパッタにより
Ａｌを堆積する。ここで、開口部23Ｂに充填された膜２
５の上部に１０μｍ×１０μｍの□の凹部が少し凹む。
また、当該材料２５上にレジストを塗布する。ここで、
ポジレジストを堆積するも開口部23Ｂに少し凹みは残
る。これを位置合わせマークとして使用し露光処理をす
る。この際に、凹みパターンを目印に光学系や下層パタ
ーンとの位置合わせをする。その後、エッチングしてパ
ターンを形成する。
れた基板２１上に上層配線用の金属性の材料２５を形成
し、それをパターニングする。例えば、スパッタにより
Ａｌを堆積する。ここで、開口部23Ｂに充填された膜２
５の上部に１０μｍ×１０μｍの□の凹部が少し凹む。
また、当該材料２５上にレジストを塗布する。ここで、
ポジレジストを堆積するも開口部23Ｂに少し凹みは残
る。これを位置合わせマークとして使用し露光処理をす
る。この際に、凹みパターンを目印に光学系や下層パタ
ーンとの位置合わせをする。その後、エッチングしてパ
ターンを形成する。
【００３１】これにより、図４（Ｂ）に示すように、例
えば、基板２１上に高密度な上層配線25Ａが形成され
る。その後、上層配線25Ａに他のＳｉＯ2 膜を形成して
素子絶縁をし、それを研磨して平坦化する。ＳｉＯ2 膜
はＣＶＤ法により形成し、研磨はコロイダルシリカを含
んだ研磨剤を用いる。なお、段差が0.2 μｍ以下になた
状態で研磨を終了している。
えば、基板２１上に高密度な上層配線25Ａが形成され
る。その後、上層配線25Ａに他のＳｉＯ2 膜を形成して
素子絶縁をし、それを研磨して平坦化する。ＳｉＯ2 膜
はＣＶＤ法により形成し、研磨はコロイダルシリカを含
んだ研磨剤を用いる。なお、段差が0.2 μｍ以下になた
状態で研磨を終了している。
【００３２】このようにして、本発明の第２の実施例に
係る多層配線の形成方法によれば、図３（Ａ）に示すよ
うに、下層配線21Ｂ上のコンタクトホール23Ａ以外に位
置合わせ用の開口部23Ｂを形成している。このため、図
３（Ｂ）において、基板２１上に上層配線用の金属性の
膜２４を形成した場合に、当該開口部23Ｂとコンタクト
ホール23Ａとに当該金属性の膜２４が充填される。ま
た、図３（Ｃ）において、当該開口部23Ｂとコンタクト
ホール23Ａ以外の金属性の膜２４をＲＩＥ法により過剰
に除去をすると、当該開口部23Ｂに凹部が形成される。
係る多層配線の形成方法によれば、図３（Ａ）に示すよ
うに、下層配線21Ｂ上のコンタクトホール23Ａ以外に位
置合わせ用の開口部23Ｂを形成している。このため、図
３（Ｂ）において、基板２１上に上層配線用の金属性の
膜２４を形成した場合に、当該開口部23Ｂとコンタクト
ホール23Ａとに当該金属性の膜２４が充填される。ま
た、図３（Ｃ）において、当該開口部23Ｂとコンタクト
ホール23Ａ以外の金属性の膜２４をＲＩＥ法により過剰
に除去をすると、当該開口部23Ｂに凹部が形成される。
【００３３】この凹部は金属性の膜２５のパターニング
の際に、位置合わせマークとして利用することが可能と
なる。このことで、第１の実施例と同様に、露光処理の
際の位置合わせを容易に行うこと、及び、その際の基準
位置を正確に確認することが可能となる。これにより、
第１の実施例と同様に、ＳｉＯ2 膜２２の平坦性を維持
しつつ、予め与えられた位置合わせマークを更新しなが
ら多層配線を形成することが可能となる。
の際に、位置合わせマークとして利用することが可能と
なる。このことで、第１の実施例と同様に、露光処理の
際の位置合わせを容易に行うこと、及び、その際の基準
位置を正確に確認することが可能となる。これにより、
第１の実施例と同様に、ＳｉＯ2 膜２２の平坦性を維持
しつつ、予め与えられた位置合わせマークを更新しなが
ら多層配線を形成することが可能となる。
【００３４】なお、第１，第２の実施例において、上層
配線パターン用のレジスト膜１８，２６を塗布した後、
つまり、露光時に、スクライブラインに作成した位置合
わせマークの段差を評価した。この結果、従来法では、
０μｍであった。これに対して、本発明によれば、凹部
の段差は第１の実施例では、0.25μｍ，第２の実施例で
は0.15μｍである。
配線パターン用のレジスト膜１８，２６を塗布した後、
つまり、露光時に、スクライブラインに作成した位置合
わせマークの段差を評価した。この結果、従来法では、
０μｍであった。これに対して、本発明によれば、凹部
の段差は第１の実施例では、0.25μｍ，第２の実施例で
は0.15μｍである。
【００３５】これにより、従来法では露光時の位置合わ
せマークとして不合格である。これに対して、第１，第
２の実施例によれば、十分，位置合わせマークとして利
用できた。 （３）第３の実施例の説明 図５〜７は、本発明の第３の実施例に係る多層配線の形
成工程図（その１〜３）をそれぞれ示している。第３の
実施例では第１，２の実施例と異なり、先に位置合わせ
マーク用の凸部を形成し、それを更新させながら多層配
線を形成する方法である。
せマークとして不合格である。これに対して、第１，第
２の実施例によれば、十分，位置合わせマークとして利
用できた。 （３）第３の実施例の説明 図５〜７は、本発明の第３の実施例に係る多層配線の形
成工程図（その１〜３）をそれぞれ示している。第３の
実施例では第１，２の実施例と異なり、先に位置合わせ
マーク用の凸部を形成し、それを更新させながら多層配
線を形成する方法である。
【００３６】すなわち、図５（Ａ）に示すように、基板
３１上に位置合わせマーク用の金属性の膜３２を形成
し、それをパターニングする。例えば、当該膜３２に
は、絶縁性の膜よりも研磨速度が速い材料を使用する。
膜３２として2.0 μｍ程度のＡｌ膜を堆積する。その
後、レジスト膜３０をパターニングし、ＲＩＥ法により
余分な膜３２をエッチング除去する。これにより、基板
３１上に位置合わせマーク32Ａが形成される。
３１上に位置合わせマーク用の金属性の膜３２を形成
し、それをパターニングする。例えば、当該膜３２に
は、絶縁性の膜よりも研磨速度が速い材料を使用する。
膜３２として2.0 μｍ程度のＡｌ膜を堆積する。その
後、レジスト膜３０をパターニングし、ＲＩＥ法により
余分な膜３２をエッチング除去する。これにより、基板
３１上に位置合わせマーク32Ａが形成される。
【００３７】次に、図５（Ｂ）に示すように、位置合わ
せマーク32Ａが設けられた基板３１上に絶縁性の膜３３
を形成する。例えば、絶縁性の膜３３として、膜厚1.0
μｍ程度のＳｉＯ2 膜を堆積する。その後、図５（Ｃ）
に示すように、位置合わせマーク32Ａ上の絶縁性の膜３
３を研磨する。具体的には基板３１表面を研磨して平坦
化する。ここで、膜３３の膜厚は1.0 μｍであるから、
マーク32Ａの頭部が2.8 μｍ程度露出する。
せマーク32Ａが設けられた基板３１上に絶縁性の膜３３
を形成する。例えば、絶縁性の膜３３として、膜厚1.0
μｍ程度のＳｉＯ2 膜を堆積する。その後、図５（Ｃ）
に示すように、位置合わせマーク32Ａ上の絶縁性の膜３
３を研磨する。具体的には基板３１表面を研磨して平坦
化する。ここで、膜３３の膜厚は1.0 μｍであるから、
マーク32Ａの頭部が2.8 μｍ程度露出する。
【００３８】さらに、図６（Ａ）に示すように、位置合
わせマーク32Ａ及び絶縁性の膜３３上に金属性の膜３４
を形成し、それをパターニングする。例えば、膜３４と
して0.8 μｍ程度のＡｌ膜を堆積し、その後、レジスト
パターンを形成し、その後、ＲＩＥにより加工する。こ
れにより、マーク嵩上げ層34Ａ及び下層配線34Ｂが形成
される。このとき、下層配線34Ｂの高さは0.8 μｍであ
り、アライメントマークとしては、先きのマーク32Ａと
嵩上げ層34Ａとの合計の1.8 μｍの膜厚となる。
わせマーク32Ａ及び絶縁性の膜３３上に金属性の膜３４
を形成し、それをパターニングする。例えば、膜３４と
して0.8 μｍ程度のＡｌ膜を堆積し、その後、レジスト
パターンを形成し、その後、ＲＩＥにより加工する。こ
れにより、マーク嵩上げ層34Ａ及び下層配線34Ｂが形成
される。このとき、下層配線34Ｂの高さは0.8 μｍであ
り、アライメントマークとしては、先きのマーク32Ａと
嵩上げ層34Ａとの合計の1.8 μｍの膜厚となる。
【００３９】次いで、図６（Ｂ）に示すように、下層配
線34Ｂ及びマーク嵩上げ層34Ａの上に絶縁性の膜３６を
形成する。膜３６には、例えば、膜厚1.0 μｍのＳｉＯ
2 膜を堆積する。その後、図６（Ｃ）に示すように、マ
ーク嵩上げ層34Ａ上の絶縁性の膜３６をを研磨する。具
体的には、基板３１表面を研磨し平坦化する。ここで、
下層配線34Ｂの膜厚は、膜３６の膜厚よりも薄いため
に、当該膜３６に埋め込まれる。また、マーク嵩上げ層
34Ａは膜３６より厚いため、基板３１表面上に頭を出
す。
線34Ｂ及びマーク嵩上げ層34Ａの上に絶縁性の膜３６を
形成する。膜３６には、例えば、膜厚1.0 μｍのＳｉＯ
2 膜を堆積する。その後、図６（Ｃ）に示すように、マ
ーク嵩上げ層34Ａ上の絶縁性の膜３６をを研磨する。具
体的には、基板３１表面を研磨し平坦化する。ここで、
下層配線34Ｂの膜厚は、膜３６の膜厚よりも薄いため
に、当該膜３６に埋め込まれる。また、マーク嵩上げ層
34Ａは膜３６より厚いため、基板３１表面上に頭を出
す。
【００４０】以上の工程を繰り返す。すなわち、図７
（Ａ）に示すように、マーク嵩上げ層34Ａ及び絶縁性の
膜３６上に金属性の膜３７を形成し、それをパターニン
グする。例えば、膜３７として膜厚0.8 μｍのＡｌ膜を
堆積する。その後、レジストパターンを形成し、ＲＩＥ
により加工する。これにより、マーク嵩上げ層37Ａ及び
上層配線37Ｂが形成される。なお、上層配線37Ｂの形成
位置は下層配線34Ｂとのクロストークを避けるため、位
置をずらしても形成しても良い。コンタクトを目的とす
る場合には、下層配線34Ｂの真上に上層配線37Ｂの形成
すると良い。
（Ａ）に示すように、マーク嵩上げ層34Ａ及び絶縁性の
膜３６上に金属性の膜３７を形成し、それをパターニン
グする。例えば、膜３７として膜厚0.8 μｍのＡｌ膜を
堆積する。その後、レジストパターンを形成し、ＲＩＥ
により加工する。これにより、マーク嵩上げ層37Ａ及び
上層配線37Ｂが形成される。なお、上層配線37Ｂの形成
位置は下層配線34Ｂとのクロストークを避けるため、位
置をずらしても形成しても良い。コンタクトを目的とす
る場合には、下層配線34Ｂの真上に上層配線37Ｂの形成
すると良い。
【００４１】次いで、図７（Ｂ）に示すように、上層配
線37Ｂ及びマーク嵩上げ層37Ａの上に絶縁性の膜３９を
形成する。膜３９には、例えば、膜厚1.0 μｍのＳｉＯ
2 膜を堆積する。その後、図７（Ｃ）に示すように、マ
ーク嵩上げ層37Ａ上の絶縁性の膜３９をを研磨する。具
体的には、基板３１表面を研磨し平坦化する。ここで、
下層配線34Ｂの膜厚は、膜３６の膜厚よりも薄いため
に、当該膜３６に埋め込まれる。また、マーク嵩上げ層
34Ａは基板３１表面に露出する。これにより、基板３１
上に下層配線34Ｂの上層配線37Ｂを形成することが可能
となる。
線37Ｂ及びマーク嵩上げ層37Ａの上に絶縁性の膜３９を
形成する。膜３９には、例えば、膜厚1.0 μｍのＳｉＯ
2 膜を堆積する。その後、図７（Ｃ）に示すように、マ
ーク嵩上げ層37Ａ上の絶縁性の膜３９をを研磨する。具
体的には、基板３１表面を研磨し平坦化する。ここで、
下層配線34Ｂの膜厚は、膜３６の膜厚よりも薄いため
に、当該膜３６に埋め込まれる。また、マーク嵩上げ層
34Ａは基板３１表面に露出する。これにより、基板３１
上に下層配線34Ｂの上層配線37Ｂを形成することが可能
となる。
【００４２】このようにして、本発明の第３の実施例に
係る多層配線の形成方法によれば、図５（Ｃ）に示すよ
うに、位置合わせマーク32Ａ上の絶縁性の膜３３を研磨
している。このため、研磨速度が速い金属性の位置合わ
せマーク32Ａの頭部が絶縁性の膜３３から露出した状態
となる。また、図６（Ａ）に示すように、位置合わせマ
ーク32Ａに形成された金属性の膜３４の凸部は、当該膜
のパターニングの際の位置合わせマークとして利用され
る。
係る多層配線の形成方法によれば、図５（Ｃ）に示すよ
うに、位置合わせマーク32Ａ上の絶縁性の膜３３を研磨
している。このため、研磨速度が速い金属性の位置合わ
せマーク32Ａの頭部が絶縁性の膜３３から露出した状態
となる。また、図６（Ａ）に示すように、位置合わせマ
ーク32Ａに形成された金属性の膜３４の凸部は、当該膜
のパターニングの際の位置合わせマークとして利用され
る。
【００４３】これにより、図６（Ｂ）に示すように、下
層配線34Ｂとマーク嵩上げ層32Ａとが形成される。その
後、当該基板３１の全面に絶縁性の膜３６を形成し、そ
れを研磨すると、図６（Ｃ）に示すように、先のマーク
嵩上げ層34Ａの頭部が絶縁性の膜３６から露出した状態
となる。また、図７（Ａ）に示すように、マーク嵩上げ
層34Ａに形成された金属性の膜３９の凸部は、当該膜３
９のパターニングの際の位置合わせマークとして利用さ
れる。これにより、図７（Ｂ）に示すように、下層配線
34Ｂとマーク嵩上げ層34Ａとが形成される。その後、当
該基板３１の全面に絶縁性の膜３９を形成し、それを研
磨すると、図７（Ｃ）に示すように、先のマーク嵩上げ
層37Ａが絶縁性の膜３９から露出した状態となる。
層配線34Ｂとマーク嵩上げ層32Ａとが形成される。その
後、当該基板３１の全面に絶縁性の膜３６を形成し、そ
れを研磨すると、図６（Ｃ）に示すように、先のマーク
嵩上げ層34Ａの頭部が絶縁性の膜３６から露出した状態
となる。また、図７（Ａ）に示すように、マーク嵩上げ
層34Ａに形成された金属性の膜３９の凸部は、当該膜３
９のパターニングの際の位置合わせマークとして利用さ
れる。これにより、図７（Ｂ）に示すように、下層配線
34Ｂとマーク嵩上げ層34Ａとが形成される。その後、当
該基板３１の全面に絶縁性の膜３９を形成し、それを研
磨すると、図７（Ｃ）に示すように、先のマーク嵩上げ
層37Ａが絶縁性の膜３９から露出した状態となる。
【００４４】このことから、最初の位置合わせマーク32
Ａの高さにも依存するが、研磨平坦化した絶縁性の膜３
３，３６及び３９上にマーク32Ａ，嵩上げ層34Ａ，37Ａ
が常に露出する状態となる。このため、配線層のパター
ニングの際のアライメント処理が容易になり、第１，第
２の実施例と同様に、絶縁性の膜３３，３６及び３９の
平坦化を図りつつ、予め与えられた位置合わせマーク32
Ａを更新しながら多層配線を形成することが可能とな
る。
Ａの高さにも依存するが、研磨平坦化した絶縁性の膜３
３，３６及び３９上にマーク32Ａ，嵩上げ層34Ａ，37Ａ
が常に露出する状態となる。このため、配線層のパター
ニングの際のアライメント処理が容易になり、第１，第
２の実施例と同様に、絶縁性の膜３３，３６及び３９の
平坦化を図りつつ、予め与えられた位置合わせマーク32
Ａを更新しながら多層配線を形成することが可能とな
る。
【００４５】（４）第４の実施例の説明 図８（Ａ）〜（Ｃ）は、本発明の第４の実施例に係る層
間絶縁膜の平坦化工程図をそれぞれ示している。第４の
実施例では第１〜３の実施例と異なり、位置合わせマー
クをＭＯＳトランジスタの絶縁工程の際のエッチング検
出に使用するものである。
間絶縁膜の平坦化工程図をそれぞれ示している。第４の
実施例では第１〜３の実施例と異なり、位置合わせマー
クをＭＯＳトランジスタの絶縁工程の際のエッチング検
出に使用するものである。
【００４６】例えば、図８（Ａ）に示すように、基板４
１上に形成されたＭＯＳトランジスタ４３の絶縁する場
合、まず、絶縁性の膜４２上に位置合わせマーク４４上
にマーク嵩上げ層43Ｄを堆積する。ここで、ＭＯＳトラ
ンジスタ４３はソース引出し線43Ａ，ドレイン引出し線
43Ｂ及びゲート43Ｃから成る。絶縁性の膜４２は素子分
離膜である。また、位置合わせマーク４４は第３の実施
例と同様な工程により形成され、マーク嵩上げ層43Ｄは
両引出し線43Ａ及び43Ｂと同時にパターニングされる。
１上に形成されたＭＯＳトランジスタ４３の絶縁する場
合、まず、絶縁性の膜４２上に位置合わせマーク４４上
にマーク嵩上げ層43Ｄを堆積する。ここで、ＭＯＳトラ
ンジスタ４３はソース引出し線43Ａ，ドレイン引出し線
43Ｂ及びゲート43Ｃから成る。絶縁性の膜４２は素子分
離膜である。また、位置合わせマーク４４は第３の実施
例と同様な工程により形成され、マーク嵩上げ層43Ｄは
両引出し線43Ａ及び43Ｂと同時にパターニングされる。
【００４７】次に、図８（Ｂ）に示すように、基板４１
上の全面に絶縁性の膜４５を形成する。ここで、当該膜
４５としてＳｉＯ2 膜等を用いる。その後、研磨により
膜４５の平坦化を行う。この際に、マーク嵩上げ層43Ｄ
を検出する。具体的には、光をマーク嵩上げ層43Ｄ上で
走査し、その反射光を検出する。これにより、反射光の
検出に同期してＲＩＥ装置をＯFFすると、図８（Ｃ）に
示すように基板４１上の絶縁性の膜４５が平坦化され
る。
上の全面に絶縁性の膜４５を形成する。ここで、当該膜
４５としてＳｉＯ2 膜等を用いる。その後、研磨により
膜４５の平坦化を行う。この際に、マーク嵩上げ層43Ｄ
を検出する。具体的には、光をマーク嵩上げ層43Ｄ上で
走査し、その反射光を検出する。これにより、反射光の
検出に同期してＲＩＥ装置をＯFFすると、図８（Ｃ）に
示すように基板４１上の絶縁性の膜４５が平坦化され
る。
【００４８】このようにして、本発明の第４の実施例に
係る層間絶縁膜の平坦化工程によれば、図８（Ｂ）に示
すように、絶縁性の膜４５の平坦化の際に、マーク嵩上
げ層43Ｄを検出している。このため、マーク嵩上げ層43
Ｄを検出した時点で、絶縁性の膜４５のドライエッチン
グを停止する目安とすることができ、当該膜４５の過剰
エッチングを防止することができる。
係る層間絶縁膜の平坦化工程によれば、図８（Ｂ）に示
すように、絶縁性の膜４５の平坦化の際に、マーク嵩上
げ層43Ｄを検出している。このため、マーク嵩上げ層43
Ｄを検出した時点で、絶縁性の膜４５のドライエッチン
グを停止する目安とすることができ、当該膜４５の過剰
エッチングを防止することができる。
【００４９】これにより、ソース引出し線43Ａ，ドレイ
ン引出し線43Ｂ及びゲート43Ｃを保護絶縁すること、及
び、その上層部を平坦化することが可能となる。このこ
とで、マーク嵩上げ層43Ｄを更新しながら多層配線を形
成することが可能となる。
ン引出し線43Ｂ及びゲート43Ｃを保護絶縁すること、及
び、その上層部を平坦化することが可能となる。このこ
とで、マーク嵩上げ層43Ｄを更新しながら多層配線を形
成することが可能となる。
【００５０】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、コンタクトホールに金属性の膜
を充填した後に、それを一旦，平坦化し、その基板１１
上に位置合わせ用の開口部を形成し、その後、上層配線
を形成している。このため、位置合わせ用の開口部上に
形成された凹部を上層配線のパターニングの位置合わせ
マークとして利用することが可能となる。
置の製造方法によれば、コンタクトホールに金属性の膜
を充填した後に、それを一旦，平坦化し、その基板１１
上に位置合わせ用の開口部を形成し、その後、上層配線
を形成している。このため、位置合わせ用の開口部上に
形成された凹部を上層配線のパターニングの位置合わせ
マークとして利用することが可能となる。
【００５１】本発明の他の製造方法によれば、下層配線
上のコンタクトホール以外に位置合わせ用の開口部を形
成している。このため、当該開口部に充填された金属性
の膜の平坦化をすると、当該開口部に凹部が形成され、
この凹部が次工程のパターニングの際に位置合わせマー
クとして利用することが可能となる。本発明の他の製造
方法によれば、位置合わせマーク上の絶縁性の膜を研磨
している。このため、位置合わせマークの頭部が絶縁性
の膜から露出した状態となり、この凸部を、上層配線の
パターニングの際の位置合わせマークとして利用するこ
とが可能となる。
上のコンタクトホール以外に位置合わせ用の開口部を形
成している。このため、当該開口部に充填された金属性
の膜の平坦化をすると、当該開口部に凹部が形成され、
この凹部が次工程のパターニングの際に位置合わせマー
クとして利用することが可能となる。本発明の他の製造
方法によれば、位置合わせマーク上の絶縁性の膜を研磨
している。このため、位置合わせマークの頭部が絶縁性
の膜から露出した状態となり、この凸部を、上層配線の
パターニングの際の位置合わせマークとして利用するこ
とが可能となる。
【００５２】これにより、露光処理の際の位置合わせを
容易に行うこと、及び、その際の基準位置を正確に確認
することが可能となる。さらに、本発明の半導体装置の
他の製造方法によれば、絶縁性の膜の平坦化の際に、金
属性の位置合わせマークを検出している。このため、当
該マークを検出した時点で、絶縁性の膜のドライエッチ
ングを停止する目やすとすることができ、当該膜の過剰
エッチングを防止することができる。
容易に行うこと、及び、その際の基準位置を正確に確認
することが可能となる。さらに、本発明の半導体装置の
他の製造方法によれば、絶縁性の膜の平坦化の際に、金
属性の位置合わせマークを検出している。このため、当
該マークを検出した時点で、絶縁性の膜のドライエッチ
ングを停止する目やすとすることができ、当該膜の過剰
エッチングを防止することができる。
【００５３】これにより、層間絶縁膜の平坦化を図りつ
つ、予め与えられた位置合わせマークを更新しながら多
層配線を形成することが可能となる。このことで、多層
配線を用いた半導体集積回路装置の簡易製造化に寄与す
るところが大きい。
つ、予め与えられた位置合わせマークを更新しながら多
層配線を形成することが可能となる。このことで、多層
配線を用いた半導体集積回路装置の簡易製造化に寄与す
るところが大きい。
【図１】本発明の第１の実施例に係る多層配線の形成工
程図（その１）である。
程図（その１）である。
【図２】本発明の第１の実施例に係る多層配線の形成工
程図（その２）である。
程図（その２）である。
【図３】本発明の第２の実施例に係る多層配線の形成工
程図（その１）である。
程図（その１）である。
【図４】本発明の第２の実施例に係る多層配線の形成工
程図（その２）である。
程図（その２）である。
【図５】本発明の第３の実施例に係る多層配線の形成工
程図（その１）である。
程図（その１）である。
【図６】本発明の第３の実施例に係る多層配線の形成工
程図（その２）である。
程図（その２）である。
【図７】本発明の第３の実施例に係る多層配線の形成工
程図（その３）である。
程図（その３）である。
【図８】本発明の第４の実施例に係る層間絶縁膜の平坦
化工程図である。
化工程図である。
【図９】従来例に係る多層配線の層間絶縁膜の平坦化の
状態図である。
状態図である。
１１，２１，３１，４１…基板、 11Ａ，21Ｂ…下層配線、 11Ｂ…高密度な配線、 17Ａ，21Ａ，25Ａ，34Ｂ，37Ｂ…上層配線、 １２，２２，３３，３６，３９，４２，４５…絶縁性の
膜、 １３…コンタクトホール、 １６，23Ｂ…開口部、 １４，１７，２４，２５，３２，３４，３７…金属性の
膜、 １５，１８，２６，３０…レジスト膜、 32Ａ，４４…位置合わせマーク、 34Ａ，37Ａ，43Ｄ…マーク嵩上げ層、 ４３…ＭＯＳトランジスタ。
膜、 １３…コンタクトホール、 １６，23Ｂ…開口部、 １４，１７，２４，２５，３２，３４，３７…金属性の
膜、 １５，１８，２６，３０…レジスト膜、 32Ａ，４４…位置合わせマーク、 34Ａ，37Ａ，43Ｄ…マーク嵩上げ層、 ４３…ＭＯＳトランジスタ。
Claims (5)
- 【請求項１】 基板（１１）上の絶縁性の膜（１２）を
開口して所定の下層配線上にコンタクトホール（１３）
を形成する工程と、前記コンタクトホール（１３）が設
けられた基板（１１）上に金属性の材料（１４）を形成
する工程と、前記コンタクトホール（１３）以外の金属
性の材料（１４）を除去する工程と、前記基板（１１）
に位置合わせ用の開口部（１６）を形成する工程と、前
記位置合わせ用の開口部（１６）が設けられた基板（１
１）上に上層配線を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 基板（２１）上の絶縁性の膜（２２）を
開口して所定の下層配線上にコンタクトホール（23Ａ）
を形成する工程と、前記下層配線以外の絶縁性の膜（２
２）を開口して位置合わせ用の開口部（23Ｂ）を形成す
る工程と、前記コンタクトホール（23Ａ）と位置合わせ
用の開口部（23Ｂ）とが設けられた基板（１１）上に金
属性の材料（２４）を形成する工程と、前記コンタクト
ホール（23Ａ）と位置合わせ用の開口部（23Ｂ）以外の
金属性の材料（２４）を除去する工程と、前記金属性の
材料（２４）が除去された基板（１１）上に上層配線を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項３】 基板（３１）上に金属性の位置合わせマ
ーク（32Ａ）を形成する工程と、前記位置合わせマーク
（32Ａ）が設けられた基板（３１）上に絶縁性の膜（３
３）を形成する工程と、前記位置合わせマーク（32Ａ）
上の絶縁性の膜（３３）を研磨する工程と、前記位置合
わせマーク（32Ａ）及び絶縁性の膜（３３）上に金属性
の膜（３４）を形成する工程と、前記金属性の膜（３
４）を選択的に除去して位置合わせマーク（34Ａ）及び
配線層（34Ｂ）を形成する工程と、前記位置合わせマー
ク（34Ａ）及び配線層（34Ｂ）が設けられた基板（３
１）上に絶縁性の膜（３６）を形成する工程とを有し、 前記位置合わせマーク（32Ａ，34Ａ），配線層（34Ｂ）
及び絶縁性の膜（３３，３６）を形成する工程を繰り返
すことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、前記金属性の位置合わせマーク（32Ａ，34Ａ）
には、絶縁性の膜（３３，３６）よりも研磨速度が速い
材料を使用することを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、前記絶縁性の膜（３３，３６）の平坦化の際
に、金属性の位置合わせマーク（32Ａ，34Ａ）を検出す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209657A JPH0766200A (ja) | 1993-08-24 | 1993-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209657A JPH0766200A (ja) | 1993-08-24 | 1993-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766200A true JPH0766200A (ja) | 1995-03-10 |
Family
ID=16576441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209657A Pending JPH0766200A (ja) | 1993-08-24 | 1993-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766200A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999008314A1 (fr) * | 1997-08-08 | 1999-02-18 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteur et procede de fabrication correspondant |
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| JP2002313910A (ja) * | 2001-04-13 | 2002-10-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| JP2003060017A (ja) * | 2001-08-10 | 2003-02-28 | Kyocera Corp | 電極内蔵セラミック部材及びその製造方法 |
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| JP2008152083A (ja) * | 2006-12-19 | 2008-07-03 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2015032662A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN109761190A (zh) * | 2019-01-22 | 2019-05-17 | 上海华虹宏力半导体制造有限公司 | 形成对准标记的方法 |
-
1993
- 1993-08-24 JP JP5209657A patent/JPH0766200A/ja active Pending
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