KR20010077876A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

CMP법에서 이용하는 슬러리의 잔류·스캐터링에 기인한 배선의 단선 등의 문제점없이 높은 신뢰성의 반도체 장치를 제공한다.
기판(1) 상에 층간 절연막(21)이 형성되고 있으며 층간 절연막(21) 상에 폴리 실리콘층(10)이 형성되어 있다. 폴리 실리콘층(10)을 덮어서 층간 절연막(22)이 형성되어 있으며, 층간 절연막(22) 상에 폴리 실리콘층(11)이 형성되어 있다. 층간 절연막(22)을 덮어서 층간 절연막(23)이 형성되어 있다. 층간 절연막(23)의 표면(23S)으로부터 폴리 실리콘층(11)에 달하여, 얼라이먼트 마크 등을 이루는 마크용 구멍(20M)이 형성되어 있다. 마크용 구멍(20M)은 표면(23S)으로부터 기판(1)으로 달하는 컨택트 홀보다도 넓지만, 상기 컨택트 홀보다도 얕다. 이 때문에, CMP 연마되고나서 층간 절연막(4)이 되는 실리콘 산화물층에 마크용 구멍(20M)에 대응한 오목부가 형성되기 어려우므로 이러한 오목부로의 슬러리 잔류가 억제된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, 다층 배선 기술에 관한 것이다.
최근, 반도체 디바이스의 고집적화·다기능화에 따라서 배선의 미세화·다층화가 진행되며, 반도체 장치의 제조 방법에서 다층 배선 기술은 중요한 기술 중 하나가 되고 있다.
도 17에 2층 배선 구조를 포함하는 종래의 반도체 장치(101P)를 설명하기 위한 종단면도를 나타낸다. 반도체 장치(101P)는 실리콘 기판(1P)을 포함하고 있다.또, 도 17에서는 실리콘 기판(1P)의 표면 상에 형성되어 있는 각 종 소자의 도시화는 생략하고 있다.
실리콘 기판(1P) 상에 실리콘 산화물(SiO2)로 이루어지는 층간 절연막(2P)이 형성되어 있으며, 상기 층간 절연막(2P)에는 그 두께 방향으로 컨택트홀(2HP)과, 얼라이먼트 마크 등의 마크용 구멍(2MP)이 형성되어 있다. 또, 일반적으로 최소선폭을 0.25㎛로 하는 반도체 장치, 소위 쿼터-미크론(quarter micron) 세대의 반도체 장치에는 반도체 장치(101P)를 상측면에서부터 본 경우, 컨택트홀(2HP) 및 후술하는 비아홀(4HP)은 0.3 ∼ 0.4㎛ 정도이고, 마크용 구멍(2MP)은 1 ∼ 10㎛ 정도이다.
컨택트홀(2HP) 내에 소위 플러그를 이루는 금속층(7HP)이 매립되어 있다. 여기서, 「플러그」란 층간 절연막을 끼워서 배치된 배선 등의 도전층끼리를 전기적으로 접속하는 도전층을 말한다. 다른쪽, 마크용 구멍(2MP)의 측벽 상에는 소위 측벽 스페이서형의 금속층(7MP)이 형성되어 있다. 금속층(7MP)은 금속층(7HP)과 마찬가지의 재료로 이루어진다.
또한, 층간 절연막(2P) 상에 플러그(7HP)에 접하여, 배선 내지는 배선층을 이루는 금속층(3HP)이 형성되어 있다. 다른쪽, 마크용 구멍(2MP)을 덮어 금속층(3MP)이 형성되어 있다.
그리고, 배선(3HP)과 금속층(3MP)과 층간 절연막(2P)을 덮도록 실리콘 산화물로 이루어지는 층간 절연막(4P)이 형성되어 있다. 층간 절연막(4P)의 두께는 예를 들면 700 ∼ 1000㎚(7000 ∼ 10000Å) 정도이다. 층간 절연막(4P)은 배선(3HP)에 이르는 컨택트홀 내지는 비아홀(4HP)을 포함하고, 상기 비아홀(4HP) 내에 플러그(8HP)가 충전되어 있다. 그리고, 층간 절연막(4P) 상에 플러그(8HP)에 접하여 배선(6HP)이 형성되어 있다. 다른쪽, 층간 절연막(4P)의 기판(1)과는 반대측의 표면(4SP) 측이고 마크용 구멍(2MP)의 상측에 오목부(4MP)가 형성되어 있다.
또, 도 17에서 플러그(7HP, 8HP) 및 배선(3HP, 6HP) 등을 포함하는 영역 HP는 반도체 장치(101P)의 각 종 소자(도시하지 않음)가 형성되어 있는 소자 영역 또는 소자 형성 영역에 해당한다. 이에 대하여, 마크용 구멍(2MP)을 포함하는 영역 MP는 제조 공정에서 사용되는 얼라이먼트 마크 등의 보조적인 패턴이 형성되어 있는 영역에 해당한다.
다음에, 도 17 외에 도 18 내지 도 20의 각 종 단면도를 참조하면서 종래의 반도체 장치(101P)의 제조 방법을 설명한다.
우선, 상술한 각 종 소자가 형성된 실리콘 기판(1P) 상에 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화물(플라즈마 산화물)을 피착하고, 상기 실리콘 산화물을 에치백법이나 CMP(Chemical Mechanical Polishimg)법을 이용하여 평탄화하여 층간 절연막(2P)을 형성한다.
다음에, 층간 절연막(2P) 상의 전체에 레지스트(도시하지 않음)를 도포하고, 상기 레지스트를 포토리소그래피 기술에 의해서 컨택트홀(2HP) 및 마크용 구멍(2MP) 등에 대응한 패턴에 패터닝한다. 그리고, 이러한 패터닝된 레지스트를 마스크로 하는 RIE(Reactive Ion Etching)법에 의해서 층간 절연막(2P)을 개구하고, 컨택트홀(2HP) 및 마크용 구멍(2MP)을 형성한다. 그 후, 상기 레지스트를 산소 플라즈마 등으로 제거한다.
다음에, 층간 절연막(2P)의 전체를 덮도록 예를 들면 스퍼터법에 의해 소정의 금속 재료를 피착한다. 그리고, 상기 금속층을 에치백하여 플러그(7HP)를 형성한다. 이 때, 상술된 바와 같이 마크용 구멍(2MP)의 치수는 컨택트홀(7HP)에 비하여 크므로, 마크용 구멍(2MP)에서는 상기 금속층이 측벽·스페이서형으로 잔존하여 금속층(7MP)을 이룬다.
그 후, 층간 절연막(2HP)의 전체를 덮도록 소정의 금속 재료를 피착한다. 그리고, 상기 금속층 상의 전면에 레지스트(도시하지 않음)를 도포하고 상기 레지스트를 포토리소그래피 기술에 의해서 배선(3HP) 및 금속층(3MP)에 대응한 패턴에 패터닝한다. 그리고, 이러한 패터닝된 레지스트를 마스크로 하는 RIE법에 의해서 상기 금속층을 패터닝하여 배선(3HP) 및 금속층(3MP)을 형성한다. 그 후, 상기 레지스트를 산소 플라즈마 등으로 제거한다. 이상의 공정에 의해, 도 18의 상태의 반도체 장치가 얻어진다.
그 후, 도 19에 도시한 바와 같이, 층간 절연막(2P), 배선(3HP) 및 금속층(3MP)의 전체를 덮도록 플라즈마 CVD법을 이용하여 예를 들면 1500 ∼ 2500㎚(15000 ∼ 25000 Å) 정도의 실리콘 산화막(4AP)을 형성한다.
실리콘 산화막(4AP)은 마크용 구멍(2MP) 상측에 마크용 구멍(2MP)의 오목형상에 대응한 오목부(4MAP)를 포함하여 형성된다. 이러한 오목부(4MAP)는 예를 들면 실리콘 기판(1P)의 상측에서부터 마크용 구멍(2MP)을 보았을 때의 치수가 대략1㎛ 이상인 경우와 같이 비교적 넓은 마크용 구멍(2MP)의 상측에 형성되기 쉽다. 또한, 마크용 구멍(2MP)이 예를 들면 1.5㎛를 넘는 것과 같은 깊은 경우, 상기 오목부는 깊게 형성되기 쉽다.
다음에, CMP법을 이용하여 실리콘 산화막(4AP)을 연마·평탄화하여 도 20에 도시하는 층간 절연막(4P)을 형성한다. 이 때, 배선(3HP) 상의 실리콘 산화막이 상술한 700 ∼ 1000㎚ 정도가 되도록 연마한다. 또, 도 19의 오목부(4MAP)의 저부가 도 20의 오목부(4MP)로서 잔존한다.
CMP법을 이용하여 실리콘 산화물을 연마하는 경우, 실리카(SiO2)계 또는 산화 세륨(CeO2)계의 슬러리가 자주 이용되며, 생산성의 관점에서부터 연마 속도가 빠른 산화 세륨계 슬러리가 선택되는 경우가 많다.
그 후, 상술한 컨택트홀(2HP) 등의 형성 방법과 마찬가지의 형성 방법에 의해 비아홀(4HP), 플러그(8HP) 및 배선(6HP)을 형성한다. 이상의 공정에 의해, 도 17의 반도체 장치(101P)가 얻어진다. 또, 3층 이상의 다층 배선의 경우에는 소정의 횟수만큼 상술한 공정을 반복한다.
그 후, 최상의 배선을 덮어 층간 절연막을 형성하고, 상기 층간 절연막 상의 전면에 패시베이션막이 되는 실리콘 질화막을 플라즈마 CVD법 등에 의해 형성한다. 그 후, 본딩 패드(도시하지 않음) 상의 층간 절연막 등을 포토리소그래피 기술 및 드라이 에칭법을 이용하여 제거하고 본딩 패드를 노출시킨다.
상술된 바와 같이, CMP법을 이용하여 실리콘 산화물을 연마하는 경우, 연마속도가 빠른 산화 세륨계 슬러리가 다용된다. 이 때, 산화 세륨계 슬러리를 이용한 CMP법에서는, 산화 세륨계 슬러리를 이용한 연마 공정 A와, 연마 후에 피연마면에 남아 있는 산화 세륨계 슬러리를 물과 브러시로 씻어 버리는 제1 세정 공정 B와, 암모니아(NH4OH)와 과산화 수소수(H2O2)와의 혼합액 또는 희불산(HF)에 의한 제2 세정 공정 C를 포함한다. 그러나, 산화 세륨계 슬러리를 이용한 연마는 이하와 같은 문제를 가지고 있다.
즉, 상기 연마 공정 A 시에 오목부(4MP)에 산화 세륨계 슬러리가 가득차여 잔류하게 된다[도 20에 도시된 잔여 슬러리(50P)를 참조]. 이러한 잔여 슬러리(50P)는 제1 세정 공정 B에서 브러시에 의해 긁어내서, 층간 절연막(4P) 상에 스캐터링되어 응고한다[도 21에 도시된 스캐터링된 잔여 슬러리(50P)를 참조]. 스캐터링된 잔여 슬러리(50P)는 상기 희불산으로는 거의 제거되지 않고 또한 상기 NH4OH/H2O2혼합액에 의해서도 충분히 제거할 수 없다. 이 때문에, 잔여 슬러리(50P)가 스캐터링된 상태 그대로 층간 절연막(4P) 상에 배선을 형성하면, 도 21의 종단면도에 나타내는 배선(6P)과 같이 원하는 배선 형상이 얻어지지 않는다고 하는 문제가 있다. 이러한 배선 형상의 문제점은 배선의 쇼트나 단선을 야기하고, 그 결과 반도체 장치의 수율의 저하나 신뢰성의 저하를 초래하게 된다.
본 발명은 이러한 문제점을 해소하기 위해서 이루어진 것으로써, CMP법에서 이용하는 슬러리의 잔류·스캐터링에 기인한 배선의 단선 등의 문제점이 없고, 높은 신뢰성을 갖는 반도체 장치를 제공하는 것, 및 그와 같은 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
(1) 본 발명에 따른 반도체 장치는 주요면을 갖는 기판과, 상기 기판의 상기 주요면 상에 배치된 층간 절연막과, 각각이 상기 층간 절연막 내에서 상기 층간 절연막의 두께 방향으로 거듭 배치되는 한편으로 서로 접하지 않는 적어도 2층의 하지층과, 상기 층간 절연막의 상기 기판과는 반대측의 표면에서부터 상기 층간 절연막의 상기 표면에 가장 가까운 상기 하지층에 달하여 상기 절연막 내에 형성된 마크용 구멍을 포함하는 것을 특징으로 한다.
(2) 본 발명에 따른 반도체 장치는, 주요면을 갖는 기판과, 상기 기판의 상기 주요면 상에 배치된 층간 절연막과, 상기 기판의 상기 주요면의 상측에서부터 본 경우에서의 각각의 치수가 대략 1㎛ 미만으로, 각각이 상기 층간 절연막의 표면에 개구부를 가지고 상기 층간 절연막 내에 형성된 복수의 구멍을 포함하는 마크용 구멍을 포함하는 것을 특징으로 한다.
(3) 본 발명에 따른 반도체 장치에 있어서, 상기 복수의 구멍 중 적어도 하나의 구멍 내에 배치된 금속층을 더 포함하는 것을 특징으로 한다.
(4) 본 발명에 따른 반도체 장치에 있어서, 상기 복수의 구멍은 홈형의 구멍과 기둥형의 구멍 중 적어도 한쪽을 포함하는 것을 특징으로 한다.
(5) 본 발명에 따른 반도체 장치는, 주요면을 갖는 기판과, 상기 기판의 상기 주요면 상에 배치된 층간 절연막과, 상기 층간 절연막의 상기 기판과는 반대측의 표면에 개구부를 가지고 상기 층간 절연막 내에 형성된 마크용 구멍과, 상기 마크용 구멍에 상기 마크용 구멍의 상기 개구부 부근까지 충전된 금속층을 포함하는 것을 특징으로 한다.
(6) 본 발명에 따른 반도체 장치는, 주요면을 갖는 기판과, 상기 기판의 상기 주요면 상에 배치된 층간 절연막과, 상기 층간 절연막의 상기 기판과는 반대측의 표면에 개구부를 가지며 상기 층간 절연막 내에 형성된 마크용 구멍과, 상기 마크용 구멍 내에 배치되어 있으며, 상기 마크용 구멍의 상기 개구부 부근의 부분이 상기 개구부를 좁히도록 돌출한 차양 형상을 이루고 있는 금속층을 포함하는 것을 특징으로 한다.
(7) 본 발명에 따른 반도체 장치는, 주요면을 갖는 기판과, 상기 기판의 상기 주요면 상에 배치된 제1 층간 절연막과, 상기 제1 층간 절연막의 상기 기판과는 반대측의 표면에 개구부를 가지고 상기 제1 층간 절연막 내에 형성된 마크용 구멍과, 상기 마크용 구멍을 덮어 배치되어 있으며, 상기 마크용 구멍의 상측에서 상기 기판과는 반대측의 표면에 개구한 오목부를 갖는 제2 층간 절연막과, 상기 제2 층간 절연막의 상기 오목부 내에 배치된 유전체층을 포함하는 것을 특징으로 한다.
(8) 본 발명에 따른 반도체 장치에 있아서, 상기 제2 층간 절연막의 상기 오목부는 상기 제2 층간 절연막의 상기 표면 부근까지 상기 유전체층에서 충전되어 있는 것을 특징으로 한다.
(9) 본 발명에 따른 반도체 장치에 있어서, 상기 유전체층은 상기 제2 층간 절연막의 상기 오목부 중 적어도 내표면 상에 배치되어 있는 것을 특징으로 한다.
(10) 본 발명에 따른 반도체 장치에 있어서, 상기 유전체층은 상기 제2 층간절연막과 비교하여, CMP법에서 이용되는 슬러리가 부착하기 어려운 재료로 이루어지는 것을 특징으로 한다.
(11) 본 발명에 따른 반도체 장치에 있어서, 상기 기판의 상기 주요면의 상측에서부터 상기 마크용 구멍을 본 경우에서의 상기 마크용 구멍의 치수가 대략 1㎛ 이상인 것을 특징으로 한다.
(12) 본 발명에 따른 반도체 장치의 제조 방법은, (a) 기판의 주요면 상에 상기 기판과는 반대측의 표면에 개구된 마크용 구멍을 가지고 제1 층간 절연막을 형성하는 공정과, (b) 상기 마크용 구멍을 덮어 제2 층간 절연막을 형성하는 공정과, (c) 상기 제2 층간 절연막 상에 유전체층을 형성하는 공정과, (d) 상기 공정 (c) 후에 상기 제2 층간 절연막을 CMP법에 의해 연마하는 공정을 포함하는 것을 특징으로 한다.
(13) 본 발명에 따른 반도체 장치의 제조 방법은, (e) 상기 공정 (d)의 종료 후에 잔존하고 있는 상기 유전체층을 제거하는 공정을 더 포함하는 것을 특징으로 한다.
(14) 본 발명에 따른 반도체 장치의 제조 방법은, 상기 유전체층은 상기 제2 층간 절연막과 비교하여, 상기 CMP법에서 이용되는 슬러리가 부착하기 어려운 재료로 이루어지는 것을 특징으로 한다.
(15) 본 발명에 따른 반도체 장치의 제조 방법은, 상기 기판의 상기 주요면의 상측에서부터 상기 마크용 구멍을 본 경우에서의 상기 마크용 구멍의 치수가 대략 1㎛ 이상인 것을 특징으로 한다.
도 1은 제1 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 2는 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식적인 종단면도.
도 3은 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식적인 종단면도.
도 4는 제2 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 5는 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식적인 종단면도.
도 6은 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식적인 종단면도.
도 7은 제3 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 8은 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 모식적인 종단면도.
도 9는 제4 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 10은 제5 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 11은 제6 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 12는 제6 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 횡단면도.
도 13은 제6 실시예에 따른 제2 반도체 장치를 설명하기 위한 모식적인 횡단면도.
도 14는 제6 실시예에 따른 제3 반도체 장치를 설명하기 위한 모식적인 횡단면도.
도 15는 제6 실시예에 따른 제4 반도체 장치를 설명하기 위한 모식적인 횡단면도.
도 16은 제7 실시예에 따른 반도체 장치를 설명하기 위한 모식적인 종단면도.
도 17은 종래의 반도체 장치를 설명하기 위한 종단면도.
도 18은 종래의 반도체 장치의 제조 방법을 설명하기 위한 종단면도.
도 19는 종래의 반도체 장치의 제조 방법을 설명하기 위한 종단면도.
도 20은 종래의 반도체 장치의 제조 방법을 설명하기 위한 종단면도.
도 21은 종래의 반도체 장치의 제조 방법을 설명하기 위한 종단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
1S : 주요면
2, 20 ∼ 23 : (제1) 층간 절연막
2M, 2M2, 2M3, 20M : 마크용 구멍
2S, 4S, 4AS, 21S, 22S, 23S : 표면
3M, 3M2, 3M3, 7M, 7M2, 7M3, 7M4, 37M, 37M3 : 금속층
4, 4A : (제2) 층간 절연막
4M, 4MA : 오목부
10, 11 : 폴리 실리콘층(하지층)
12, 12A, 13A, 13B, 14, 14A : 유전체층
101 ∼ 107, 106B, 106C, 106D : 반도체 장치
<제1 실시예>
도 1에 제1 실시예에 따른 반도체 장치(101)를 설명하기 위한 모식적인 종단면도를 나타낸다. 또, 반도체 장치(101) 및 후술의 각 실시예에 따른 반도체 장치는 종래의 반도체 장치(101P)의 영역 MP에 상당하는 영역에 특징이 있다. 이 때문에, 이하의 설명으로는 이러한 점을 중심으로 설명한다.
도 1에 도시한 바와 같이, 반도체 장치(101)는 실리콘 웨이퍼 등의 기판(1)을 포함한다. 또, 종래의 반도체 장치(101P)의 영역 HP에 상당하는 기판(1)의 영역(도시하지 않음)에는 각 종의 소자가 형성되어 있다.
기판(1)의 주요면(1S) 상에 예를 들면 실리콘 산화물로 이루어지는 층간 절연막[제1 층간 절연막(2)]이 형성되어 있다. 상기 층간 절연막(2)의 두께 방향에 마크용 구멍(2M)이 형성되어 있다. 상세하게는, 마크용 구멍(2M)은 층간 절연막(2)의 기판(1)과는 반대측의 표면(2S)에 예를 들면 4각형의 개구부를 가지며, 상기 표면(2S)에서부터 기판(1)의 주요면(1S)에 달하여 형성되고 있다. 여기서는 기판(1)의 주요면(1S)의 상측에서부터 마크용 구멍(2M)을 본 경우에서의 마크용 구멍(2M)의 치수가 대략 1㎛ 이상인 것으로 한다. 또, 이하의 설명에서는 마크용 구멍(2M)의 측벽면을 이루는 층간 절연막(2)의 측벽면 및 층간 절연막(2)의 표면(2S)과는 반대측에서 마크용 구멍(2M)의 개구를 막는 면, 예를 들면 기판(1)의 주요면(1S)을 총칭하여, 마크용 구멍(2M)의 내표면이라고 부른다.
여기서는, 「마크」란 예를 들면 얼라이먼트 마크 등의 제조 공정 등에서 이용되는 보조적인 각 종 패턴을 포함한다. 또한, 「마크용 구멍」이란 얼라이먼트 마크 등으로서 제조 상 이용되는 구멍을 포함하고, 컨택트홀이나 비아홀[도 17의 컨택트홀(2HP) 및 비아홀(4HP)을 참조]과 같은 정도 이상의 크기의 구멍을 말하는 것으로 한다. 또, 컨택트홀 및 비아홀은 예를 들면 0.3 ∼ 0.4㎛ 정도이다.
그리고, 마크용 구멍(2M)의 내표면 상에 및 층간 절연막(2)의 표면(2S) 상의 마크용 구멍(2M)의 개구부 부근에 금속층(37M)이 형성되어 있다. 금속층(37M)은 (i) 층간 절연막(2)의 상기 측벽면 상에 소위 측벽·스페이서형으로 형성된 금속층(7M)과, (ii) 상기 금속층(7M) 이외의 부분인 금속층(3M)을 포함한다. 또, 금속층(7M)은 예를 들면 텅스텐(W)의 단층이나 티탄(Ti)/질화 티탄(TiN)/텅스텐(W)의 3층으로 이루어진다. 또한, 금속층(3M)은 예를 들면 알루미늄(Al)의 단층이나 알루미늄(Al)-구리(Cu) 합금(이하, Al-Cu 합금이라고도 부른다)을 질화 티탄으로 샌드위치한 3층 구조를 갖는다.
또한, 마크용 구멍(2M)을 덮어 보다 구체적으로는 금속층(37M) 및 층간 절연막(2)을 덮어 예를 들면 실리콘 산화물로 이루어지는 층간 절연막(제2 층간 절연막 ; 4)이 형성되어 있다. 층간 절연막(4)의 두께는 예를 들면 700 ∼ 1000㎚(7000 ∼ 10000Å) 정도이다. 층간 절연막(4)은 마크용 구멍(2M)의 상측에 상기 층간 절연막(4)의 기판(1)과는 반대측의 표면(4S)측에 개구한 오목부(4M)를 가지고 있다.
특히, 반도체 장치(101)에서는 상기 오목부(4M) 내에 예를 들면 실리콘 산화물 등의 유전체로 이루어지는 유전체층(12)이 형성되어 있다. 유전체층(12)은 층간 절연막(4)의 표면(4S) 부근까지 충전되어 있으며, 상기 유전체층(12)에 의해서층간 절연막(4)의 표면(4S) 측의 전체가 평탄화되어 있다.
또, 도 1로의 도시화는 생략하지만, 도 17에 도시하는 종래의 반도체 장치(101P)와 마찬가지로, 층간 절연막(2)에 컨택트 홀이 형성되어 있으며, 층간 절연막(4)에 비아홀이 형성되어 있다. 그리고, 이러한 컨택트홀 내 및 비아홀 내에 각각 플러그가 배치되어 있으며, 각 층간 절연막(2, 4)의 표면(2S, 4S) 상에 각각 배선이 형성되어 있다. 또, 상기 플러그는 금속층(7M)과 동일 재료로 이루어지며, 상기 배선은 금속층(3M)과 동일 재료로 이루어진다.
다음에, 도 1 내지 도 3을 참조하면서 반도체 장치(101)의 제조 방법을 설명한다. 또, 도 2 및 도 3은 반도체 장치(101)의 제조 방법을 설명하기 위한 모식적인 종단면도이다.
우선, 기판(1)을 준비하고, 플라즈마 CVD법에 의해 실리콘 산화물(플라즈마 산화물)을 피착하고, 상기 실리콘 산화물을 에치백법이나 CMP법을 이용하여 평탄화하고 층간 절연막(2)을 형성한다.
다음에, 층간 절연막(2)의 표면(2S) 상 전면에 레지스트를 도포하고, 상기 레지스트를 포토리소그래피 기술에 의해서 마크용 구멍(2M)에 대응한 패턴에 패터닝한다. 그리고, 이러한 패터닝된 레지스트를 마스크로 하는 RIE법에 의해서 층간 절연막(2)을 개구하고, 마크용 구멍(2M)을 형성한다. 그 후, 상기 레지스트를 산소 플라즈마 등으로 제거한다. 또, 마크용 구멍(2M) 및 컨택트홀의 형성은 동시에 실시 가능하다.
다음에, 층간 절연막(2)의 전체를 덮도록 텅스텐을 CVD법에 의해 피착하고이것을 에치백함으로써 금속층(7M)을 형성한다. 혹은 스퍼터법에 의해 티탄 및 질화 티탄을 순차적으로 피착하여, 계속해서 CVD법에 의해 텅스텐을 피착한다. 그리고, 상기 3층을 에치팩하여, 금속층(7M)을 형성한다. 또, 금속층(7M)은 컨택트홀 내의 플러그와 동시에 형성 가능하다.
그 후, 층간 절연막(2) 등의 전체를 덮도록 알루미늄을 피착한다. 혹은 질화 티탄, Al-Cu 합금 및 질화 티탄을 순차적으로 피착한다. 이 때, 고온 스퍼터법이나 리플로우 스퍼터법을 이용함으로써, 이러한 3층을 평탄하게 형성할 수 있다.
다음에, 상기 피착한 금속층이 노출하고 있는 표면 상의 전면에 레지스트를 도포하고, 상기 레지스트를 포토리소그래피 기술에 의해서 금속층(3M)에 대응한 패턴에 패터닝한다. 그리고, 이러한 패터닝된 레지스트를 마스크로 하는 RIE법에 의해서, 상기 금속층을 패터닝하여 금속층(3M)을 형성한다. 그 후, 상기 레지스트를 산소 플라즈마 등으로 제거한다. 또, 금속층(3M)은 층간 절연막(2) 상의 배선의 형성과 동시에 형성 가능하다.
그 후, 도 2에 도시한 바와 같이, 층간 절연막(2), 금속층(37M) 등의 전체를 덮도록, 따라서 마크용 구멍(2M)을 덮도록 플라즈마 CVD법을 이용하여 예를 들면 1500 ∼ 2500㎚(15000 ∼ 25000 Å) 정도의 실리콘 산화막 내지는 층간 절연막(4A)을 형성한다. 이 때, HDP(High Density Plasma) CVD법을 이용하여 층간 절연막(4A)의 전부 혹은 기판(1)측의 일부를 형성함으로써, 미세한 패턴으로 형성된 배선(도시하지 않음)의 영역에 보이드없이 층간 절연막(4A)을 형성할 수 있다. 또, 층간 절연막(4A)은 마크용 구멍(2M)의 상측에 마크용 구멍(2M)의 오목 형상에대응한 오목부(4MA)를 가지고 형성된다.
특히, 본 제조 방법에서는 계속해서 도 3에 도시한 바와 같이 예를 들면 실리콘 산화물로 이루어지는 유전체층(12A)를 형성한다.
상세하게는 층간 절연막(4A)의 노출 표면 내지는 기판(1)과는 반대측의 표면(4AS) 상에 예를 들면 실리콘 산화물계의 원료를 용매에 녹인 화학 약품을 회전 도포법에 의해 도포한다[소위 SOG(Spin On Glass)]. 이러한 형성 방법에 따르면, 상기 화학 약품을 오목부(4MA) 내에 용이하게 매립할 수 있다. 다음에, 150 ∼ 300℃ 정도의 베이크를 행하여, 도포된 화학 약품 중의 용매를 제거한다. 계속해서, 400℃ 정도의 베이크에 의해 상기 도포된 화학 약품의 SiO2화를 행하여, 유전체층(12A)을 형성한다. 이러한 SiO2화에 의해 유전체층(12A)으로부터의 가스 발생을 작게 할 수 있다.
그 후, 유전체층(12A) 및 층간 절연막(4A)을 슬러리를 이용한 CMP법에 의해 연마하여 평탄화한다. 이 때, 상기 배선(도시하지 않음) 상의 층간 절연막(4A)이 소정의 두께가 되도록 예를 들면 상술한 700 ∼ 1000㎚(7000 ∼ 10000 Å) 정도가 되도록 연마한다. 이러한 평탄화 연마에 의해서 도 1에 도시하는 유전체층(12) 및 층간 절연막(4)이 얻어진다. 또, 도 1의 오목부(4M)는 도 2의 오목부(4MA)의 저부에 해당한다.
또, CMP법에 의한 연마 후에 플라즈마 CVD법을 이용하여 예를 들면 100 ∼ 200㎚(1000 ∼ 2000Å) 정도의 실리콘 산화막을 더 형성하는 경우도 있다.
이상의 공정에 의해 반도체 장치(101)가 완성된다.
상술된 바와 같이, 오목부(4MA)는 유전체층(12A)에 의해서 충전된 후에 CMP법에 의해 연마된다. 이러한 연마 후, 오목부(4M)는 층간 절연막(4)의 표면(4S) 부근까지 유전체층(12)으로 충전되어 있으며, 상기 유전체층(12)에 의해서 층간 절연막(4)의 표면(4S) 측의 전체가 평탄화되어 있다. 이 때문에, 연마 후의 오목부(4M) 내로의 슬러리의 잔류를 억제할 수 있고, 이에 따라 슬러리의 스캐터링도 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없어 신뢰성이 높은 반도체 장치(101)를 제공할 수 있다.
또, 유전체층(12)은 층간 절연막(4)의 표면(4S)보다도 낮아도 슬러리의 오목부(4) 내로의 잔류량을 종래의 반도체 장치(101P)보다도 적게 할 수 있으므로, 상술한 효과를 일정 정도로 얻을 수 있다. 환언하면, 오목부(4M)가 층간 절연막(4)의 표면(4S) 부근까지 유전체층(12)으로 충전됨으로써 보다 확실해지는 효과를 발휘한다.
또, 유전체층(12, 12A)을 상술한 실리콘 산화물 이외의 다른 무기계 절연 재료로써 형성해도 상관없다.
<제2 실시예>
도 4에 제2 실시예에 따른 반도체 장치(102)를 설명하기 위한 모식적인 종단면도를 나타낸다. 또, 이하의 설명에서는 이미 상술한 구성 요소와 동등한 구성 요소에는 동일한 부호를 붙이고, 그 상세한 설명을 원용하는 것에 멈추게 한다.
도 4와 이미 상술한 도 1을 비교하면 알 수 있듯이, 반도체 장치(102)는 기본적으로 반도체 장치(101)와 동등한 구조를 갖지만, 반도체 장치(101)의 유전체층(12 ; 도 1 참조)을 갖지 않는다.
다음에, 도 4 ∼ 도 6 및 이미 상술한 도 2를 참조하면서 반도체 장치(102)의 제조 방법을 설명한다. 또, 도 5 및 도 6은 반도체 장치(102)의 제조 방법을 설명하기 위한 모식적인 종단면도이다.
우선, 제1 실시예에 따른 제조 방법 등에 의해서 도 2의 상태의 반도체 장치를 준비한다.
제2 실시예에 따른 제조 방법에서는 계속해서 도 5에 도시한 바와 같이 예를 들면 실리콘 산화물로 이루어지는 유전체층(13A)을 형성한다. 상세하게는 층간 절연막(4A)의 표면(4AS) 상에 예를 들면 실리콘 산화물계의 원료를 용매에 녹인 화학 약품을 회전 도포법에 의해 도포한다(소위 SOG). 다음에, 150 ∼ 300℃ 정도의 베이크를 행하여, 도포된 화학 약품 중의 용매를 제거하여 유전체층(13A)을 형성한다.
그 후, 유전체층(13A) 및 층간 절연막(4A)을 슬러리를 이용한 CMP법에 의해 연마하여 평탄화한다. 이러한 평탄화 연마에 의해서, 도 6에 도시하는 유전체층(13B) 및 층간 절연막(4)이 얻어진다.
특히, 제2 실시예에 따른 제조 방법에서는 다음에 유전체층(13B)을 예를 들면 불산을 이용하여 제거한다. 유전체층(13B ; 또는 13A)에 대해서는 제1 실시예에 따른 제조 방법과 같은 400℃ 정도의 베이크가 이루어지고 있지 않으므로, 완전하게는 SiO2화되어 있지 않다. 일반적으로 SOG법에 의해 형성된 실리콘 산화막의 막밀도는 CVD법 등으로 형성된 실리콘 산화막과 비하여 낮으며, 전자의 불산에 대한 에칭율은 후자에게 비하여 대폭 큰 것이 알려져 있다. 즉, 유전체층(13B)의 에칭율은 층간 절연막(4)의 그보다도 크다. 이러한 에칭율의 차에 의해 층간 절연막(4)의 에칭량을 억제하면서 유전체층(13B)를 제거할 수 있다. 이상의 공정에 의해 반도체 장치(102)가 완성된다.
상술된 바와 같이, 오목부(4MA)는 유전체층(13A)에 의해서 충전된 후에 CMP법에 의해 연마된다. 이 때문에, 제1 실시예과 마찬가지로, 연마 후의 오목부(4M) 내로의 슬러리의 잔류를 억제할 수 있어, 이에 따라 슬러리의 스캐터링도 억제할 수 있다.
이 때, CMP법에 의한 연마 시에 유전체층(13A)이 지나치게 연마되어 가령 오목부(4M) 내에 슬러리가 잔류하여도 유전체층(13B)의 제거 시에 잔류한 슬러리를 제거할 수 있다. 이에 따라, 상술한 슬러리의 잔류·스캐터링을 보다 확실하게 억제할 수 있다.
그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없고 신뢰성이 높은 반도체 장치(102)를 제공할 수 있다.
또, 유전체층(13A, 13B)을 레지스트로 형성해도 되며 이러한 경우 연마 후에 예를 들면 유기 용매나 산소 플라즈마 등에 의해서 상기 레지스트를 제거한다.
또한, 유전체층(13A, 13B)를 그 외의 무기계 절연 재료나 유기계 절연 재료로써 형성해도 상관없다.
<제3 실시예>
도 7에 제3 실시예에 따른 반도체 장치(103)를 설명하기 위한 모식적인 종단면도를 나타낸다.
도 7과 이미 상술한 도 1을 비교하면 알 수 있듯이, 반도체 장치(103)는 기본적으로 반도체 장치(101)와 동등한 구조를 갖는 한편으로, 반도체 장치(101)의 유전체층(12 ; 도 1 참조) 대신에 유전체층(14)을 구비하고 있다. 상세하게는 유전체층(14)은 오목부(4M)의 내표면 상에 비교적 얇고, 예를 들면 30 ∼ 100㎚(300 ∼ 1000Å) 정도의 두께로 형성되어 있다. 또한, 유전체층(14)은 오목부(4M)를 완전하게는 매립하고 있지 않다. 또, 여기서는 유전체층(14)이 저밀도 실리콘 산화물로 이루어지는 경우를 설명한다.
다음에, 도 7, 도 8 및 이미 상술한 도 2를 참조하면서 반도체 장치(103)의 제조 방법을 설명한다. 또, 도 8은 반도체 장치(103)의 제조 방법을 설명하기 위한 모식적인 종단면도이다.
우선, 제1 실시예에 따른 제조 방법 등에 의해서 도 2의 상태의 반도체 장치를 준비한다.
제3 실시예에 따른 제조 방법에서는 계속해서 도 8에 도시한 바와 같이 층간 절연막(4A)의 표면(4AS) 상의 전체에 저밀도 실리콘 산화물로 이루어지는 유전체층(14A)을 형성한다. 이러한 저밀도 실리콘 산화물은 예를 들면 플라즈마 CVD법에서의 RF 파워를 층간 절연막(4A) 등의 형성 시간보다도 낮게 설정함으로써형성 가능하다.
그 후, 유전체층(14A) 및 층간 절연막(4A)을 슬러리를 이용한 CMP법에 의해 연마하여 평탄화한다. 이러한 평탄화 연마에 의해서, 도 7에 도시하는 유전체층(14) 및 층간 절연막(4)이 얻어진다. 이상의 공정에 의해, 반도체 장치(103)가 완성된다.
이와 같이, 반도체 장치(103)에서는 유전체층(14)을 갖지 않은 경우 즉 종래의 반도체 장치(101P)와 비교하여, 오목부(4M)가 유전체층(14)의 분만큼 좁아지고 있다. 특히, 오목부(4M)의 개구부가 좁아지고 있다. 이 때문에, 그 만큼만 연마 후에서의 슬러리의 잔류량을 적게 할 수 있다.
그런데, 산화 세륨계 슬러리를 이용한 CMP법에서는, 상기 슬러리가 피연마물의 표면에 변성층을 형성하고, 이러한 변성층을 연마·제거한다고 하는 메카니즘으로 연마가 진행된다. 이 때, 연마 속도는 변성층이 형성되기 쉬운 것에 따라 결정되지만, 변성층이 형성되기 쉬운 것은 피연마물에 의해서 다르다. 예를 들면, 유전체층(14A)을 이루는 저밀도 실리콘 산화물은 층간 절연막(4A)을 이루는 실리콘 산화물보다도 변성층이 형성되기 어렵다. 즉, 층간 절연막(4A)과 비교하여 유전체층(14A)은 산화 세륨계 슬러리와의 습윤성 내지는 밀착도가 낮고 바꾸어 말하면, 유전체층(14A)에는 산화 세륨계 슬러리가 응고 내지는 부착하기 어렵다.
이 때문에, 연마 후에 가령 오목부(4M) 내에 슬러리가 잔류하였다고 해도 연마 후의 이미 상술한 세정 공정 B, C에서 상기 잔류 슬러리를 용이하고 또한 확실하게 제거할 수 있다. 따라서, 유전체층(14A)을 갖지 않은 경우 즉 종래의 반도체장치(101P)와 비교하여 연마 후에서의 슬러리의 잔류·스캐터링을 억제할 수 있다.
이와 같이, 반도체 장치(103)에 따르면, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점을 갖지 않고, 신뢰성이 높은 반도체 장치(103)를 제공할 수 있다.
또, 저밀도 실리콘 산화물 대신에 층간 절연막(4A, 4)과 비교하여 산화 세륨계 슬러리가 부착하기 어려운 다른 재료, 예를 들면 실리콘 질화물 등으로써 유전체층(14A, 14)을 형성해도 마찬가지의 효과가 얻어진다.
또한, 이미 상술한 유전체층(12A, 12)이나 유전체층(13A, 13B)을 유전체층(14A, 14)을 이루는 그와 같은 재료로써 형성해도 된다. 이들의 경우에는 슬러리의 잔류·스캐터링을 억제하는 효과를 보다 확실하게 얻을 수 있다.
<제4 실시예>
도 9에 제4 실시예에 따른 반도체 장치(104)를 설명하기 위한 모식적인 종단면도를 나타낸다. 도 9에 도시한 바와 같이, 기판(1)의 주요면(1S) 상에 예를 들면 실리콘 산화물로 이루어지는 층간 절연막(20)이 형성되어 있다. 이 층간 절연막(20) 내에는 2개의 폴리실리콘층(하지층 ; 10, 11)이 층간 절연막(20)의 두께 방향에서 거듭 배치되어 있다. 또, 양 폴리실리콘층(10, 11)은 서로 접하지 않는다.
상세하게는 기판(1)의 주요면(1S) 상에 하층의 층간 절연막(21)이 형성되어 있으며, 상기 층간 절연막(21)의 기판(1)과는 반대측의 표면(21S) 상의 소정의 영역에 폴리실리콘층(10)이 형성되어 있다. 상기 폴리실리콘층(10) 및 층간 절연막(21)을 덮어 중간층의 층간 절연막(22)이 형성되어 있으며, 상기 층간 절연막(22)의 기판(1)과는 반대측의 표면(22S) 상의 소정의 영역에 폴리실리콘층(11)이 형성되어 있다. 층간 절연막(22)을 덮어서 상층의 층간 절연막(23)이 형성되어 있다. 또, 3개의 층간 절연막(21 ∼ 23)이 상기 층간 절연막(20)을 이룬다.
그리고, 상층의 층간 절연막(23)에 이미 상술한 마크용 구멍(2M ; 도 1 참조)에 상당하는 마크용 구멍(20M)이 형성되어 있다. 상세하게는, 마크용 구멍(20M)은 상기 층간 절연막(23)의 기판(1)과는 반대측의 표면 내지는 층간 절연막(20)의 동일 표면(23S)에 개구부를 지니고, 표면(23S)에 가장 가까운 폴리실리콘층(11)에 이른다.
층간 절연막(23)의 측벽면 및 폴리실리콘층(11)의 기판(1)과는 반대측의 표면으로 이루어지는 마크용 구멍(20M)의 내표면 상에 및 층간 절연막(23)의 표면(23S) 상의 마크용 구멍(23M)의 개구부 부근에 금속층(37M)이 형성되어 있다. 또한, 금속층(37M) 및 층간 절연막(20)을 덮어 층간 절연막(4)이 형성되어 있다.
다음에 반도체 장치(104)의 제조 방법을 설명한다. 우선, 기판(1)을 준비하고, 상기 기판(1)의 주요면(1S) 상에 하층의 층간 절연막(21)을 형성한다. 그리고, 층간 절연막(21)의 표면(21S) 상의 전면에 폴리실리콘을 피착하고, 이것을 패터닝함으로써 폴리실리콘층(10)을 형성한다. 또, 리프트 오프법 등에 의해 폴리실리콘층(10)을 형성해도 된다. 그리고, 상술한 층간 절연막(21) 및 폴리실리콘층(10)과 마찬가지로 하여, 중간층의 층간 절연막(22) 및 폴리실리콘층(11)을 형성한다.
계속해서, 층간 절연막(21, 22)과 마찬가지로 하여, 상층의 층간 절연막(23)을 형성하고, 층간 절연막(23)을 패터닝하여 마크용 구멍(20M)을 형성한다. 이 때, 마크용 구멍(20M)과 컨택트홀을 동시에 형성하는 경우라도, 폴리실리콘층(11)이 에칭 스토퍼로서 작용하므로, 마크용 구멍(20M)이 지나치게 깊게 형성되는 것을 막을 수 있다. 또, 각 층간 절연막(21 ∼ 23)의 형성 시에 필요에 따라서 각 층간 절연막(21 ∼ 23)을 CMP법 등으로써 평탄화한다.
그 후, 제1 실시예에 따른 제조 방법 등과 마찬가지로 하여 금속층(37M) 및 층간 절연막(4A ; 도 2 참조)을 형성한다. 그리고, 층간 절연막(4A)을 CMP법에 의해 평탄화 연마하여 층간 절연막(4)을 형성한다. 이상의 공정에 의해 도 9의 반도체 장치(104)가 완성된다.
상술된 바와 같이, 반도체 장치(104)의 마크용 구멍(20M)은 층간 절연막(20)의 표면(23S)에서부터 상기 표면(23S)에 가장 가까운 폴리실리콘층(11)에 이르는 영역에 형성되어 있다. 이 때문에, 마크용 구멍(20M)은 상기 표면(23S)에서부터 기판(1)에 이르는 상기 컨택트홀이나 이러한 컨택트 홀과 마찬가지의 깊이를 갖는 마크용 구멍보다도 얕다. 따라서, 층간 절연막(4A)에 오목부(도 19의 오목부 4MAP를 참조)가 형성되는 것을 억제할 수 있으므로, 종래의 반도체 장치(101P)에서 생기는 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점을 갖지 않고, 신뢰성이 높은 반도체 장치(104)를 제공할 수 있다.
여기서는, 층간 절연막(20) 내에 2층의 폴리실리콘층(10, 11)이 배치되는 경우를 설명하였지만, 이러한 폴리실리콘층은 3층 이상이라도 상관없다. 이 때, 폴리실리콘층의 층수는 많을수록 효과적이다. 왜냐하면, 예를 들면 층간 절연막을BPSG(Boro Phospho Silicate Glass)막을 리플로우 형성하는 경우, 폴리실리콘층의 층수가 많을수록 폴리실리콘층 상의 층간 절연막을 보다 얇게 할 수 있기 때문이다. 즉, 마크용 구멍을 보다 얕게 할 수 있기 때문이다.
또한, 폴리실리콘층(10, 11) 대신에, 알루미늄 합금이나 고융점 금속 등의 다른 재료로써 하지층을 형성해도 된다. 이들의 경우에서도 상술한 효과를 얻을 수 있다.
<제5 실시예>
도 10에 제5 실시예에 따른 반도체 장치(105)를 설명하기 위한 모식적인 종단면도를 나타낸다. 도 10에 도시한 바와 같이, 반도체 장치(105)에서는 마크용 구멍(2M)은 이미 상술한 금속층(7M ; 도 1 참조)과 마찬가지의 재료로 이루어지는 금속층(7M4)에 의해서 층간 절연막(2)의 표면(2S) 부근까지 충전되어 있다. 또한, 마크용 구멍(2M)을 덮도록, 층간 절연막(2)의 표면(2S) 상에 이미 상술한 금속층(3M ; 도 1 참조)과 마찬가지의 재료로 이루어지는 금속층(3M2)이 형성되어 있다.
상술한 금속층(7M4)은 예를 들면 CVD법을 이용하여 마크용 구멍(2M)을 충전할 수 있을 정도의 충분한 두께의 텅스텐을 피착하고, 이것을 에치백하여 형성한다. 또, 상술한 CVD법에 의해 피착한 텅스텐층을 CMP법에 의해 연마함으로써, 금속층(7M4)을 형성해도 된다. 또한, 소위 텅스텐(W) 선택 성장법을 이용하여 금속층(7M4)을 형성하여도 상관없다.
계속해서, 이미 상술한 금속층(3M)의 형성 방법과 마찬가지로 하여 소정의 금속 재료를 피착 및 패터닝하여 금속층(3M2)을 형성한다. 또, 금속층(3M2)은 층간 절연막(2) 상의 배선의 형성과 동시에 형성 가능하다.
그 후, 이미 상술한 형성 방법과 마찬가지로 하여 층간 절연막(4A ; 도 2 참조)을 형성하고 이것을 CMP법에 의해 평탄화 연마한다. 이에 따라, 층간 절연막(4)이 얻어지며 반도체 장치(105)가 완성된다.
상술된 바와 같이, 마크용 구멍(2M)은 마크용 구멍(2M)의 개구부 부근까지 금속층(7M4)이 충전되어 있으므로, 층간 절연막(2)의 표면(2S) 측의 전체가 평탄화되어 있다. 이 때문에, 이러한 금속층(7M4)이 마크용 구멍(2M)의 개구부 부근까지 충전되어 있지 않은 경우와 비교하여, 층간 절연막(4A)에 오목부(도 19의 오목부 4MAP를 참조)가 형성되는 것을 억제할 수 있으므로, 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점을 갖지 않고, 신뢰성이 높은 반도체 장치(105)를 제공할 수 있다.
<제6 실시예>
도 11 및 도 12에 제6 실시예에 따른 반도체 장치(106)를 설명하기 위한 모식적인 종단면도 및 횡단면도를 나타낸다. 또, 도 11 중 I-I선에서의 횡단면도가 도 12에서 도 12 중의 II-II선에서의 종단면도가 도 11에 해당한다.
도 11 및 도 12에 도시한 바와 같이, 반도체 장치(106)에서는 이미 상술한 마크용 구멍(2M) 각각이 층간 절연막(2)의 표면(2S)에 개구부를 가지고 층간 절연막(2) 내에 형성된 복수(여기서는 4개)의 홈형의 마크용 구멍(2M2)으로 이루어진다. 환언하면 마크용 구멍(2M)이 복수의 마크용 구멍(2M2)으로 분할되어 있다.
그리고, 각 마크용 구멍(2M2)은 이미 상술한 금속층(7M ; 도 1 참조)과 마찬가지의 재료로 이루어지는 금속층(7M2)에 의해서, 층간 절연막(2)의 표면(2S) 부근까지 충전되어 있다. 또한, 마크용 구멍(2M)을 덮어 이미 상술한 금속층(3M2)이 형성되어 있다.
다음에, 반도체 장치(106)의 제조 방법을 설명한다. 우선, 이미 상술한 형성 방법과 마찬가지로 하여 층간 절연막(2)을 형성한다. 그리고, 이미 상술한 마크용 구멍(2M) 대신에 층간 절연막(2)에 복수의 마크용 구멍(2M2)을 패터닝한다.
다음에, 이미 상술한 금속층(7M)의 형성 방법과 마찬가지로 하여, 소정의 금속 재료를 피착 및 에치백하여 금속층(7M2)을 형성한다. 이 때, 각 마크용 구멍(2M2)은 마크용 구멍(2M)보다도 작으므로, 도 1의 측벽·스페이서형의 금속층(7M)과는 달리 금속층(7M2)은 각 마크용 구멍(2M2)을 충전한다. 또, 금속층(7M2)은 컨택트홀 내의 플러그의 형성과 동시에 형성 가능하다.
계속해서, 이미 상술한 금속층(3M)의 형성 방법과 마찬가지로 하여, 소정의 금속 재료를 피착 및 패터닝하여 금속층(3M2)을 형성한다. 또, 금속층(3M2)은 층간 절연막(2) 상의 배선의 형성과 동시에 형성 가능하다.
그 후, 이미 상술한 형성 방법과 마찬가지로 하여 층간 절연막(4A ; 도 2 참조)을 형성하고, 이것을 CMP법에 의해 평탄화 연마한다. 이에 따라, 층간 절연막(4)이 얻어지며 반도체 장치(106)가 완성된다.
상술한 바와 같이, 반도체 장치(106)에서는 이미 상술한 마크용 구멍(2M)이 복수의 마크용 구멍(2M2)으로 분할되어 있다. 더구나, 각 마크용 구멍(2M2)은 금속층(7M2)에 의해서 층간 절연막(2)의 표면(2S) 부근까지 충전되어 있으며, 층간 절연막(2)의 표면(2S) 측의 전체가 또 층간 절연막(4)의 표면(4S) 측의 전체가 평탄화되어 있다. 따라서, 층간 절연막(4A)에 오목부(도 19의 오목부 4MAP을 참조)가 형성되는 것을 억제할 수 있으므로, 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없고 신뢰성이 높은 반도체 장치(106)를 제공할 수 있다.
특히, 기판(1)의 주요면(1S)의 상측에서부터 마크용 구멍(2M2)을 본 경우에서의 마크용 구멍(2M2)의 치수를 대략 1㎛ 미만으로 함으로써, 상술한 효과를 현저히 얻을 수 있다. 이러한 치수 설정일 때, 마크용 구멍(2M2) 내로 금속층(7M2)을 형성하는 공정과, [마크용 구멍(2M)과 같은 정도 이하의]컨택트 홀 내에 플러그를 충전하는 공정을 동시에 실시한 경우라도 용이하며 또한 불필요하게 형성 시간을 소비하지 않고 금속층(7M2)을 마크용 구멍(2M2)의 개구부 부근까지 충전할 수 있다.
또한, 마크용 구멍(2M2)의 치수를 컨택트홀과 같은 정도 이상으로 설정함으로써, 마크용 구멍(2M2)을 컨택트홀의 형성 기술을 적용하여 형성할 수 있다. 즉, 마크용 구멍(2M2)의 형성을 위해서 별도의 프로세스를 이용하지 않고 마크용 구멍(2M2)과 컨택트홀을 동시에 형성할 수 있다.
또한, 마크용 구멍(2M)이 복수의 마크용 구멍(2M2)으로 분할되어 있으므로,이미 상술한 도 10의 반도체 장치(105)와 비교하여, 금속층(7M2)을 이루는 재료를 적게 할 수 있고, 금속층(7M2)의 형성 시간을 짧게 할 수 있다. 이에 따라 반도체 장치의 비용을 삭감할 수 있다.
그런데, 마크용 구멍(2M2) 자체가 비교적 작은 경우에는 각 마크용 구멍(2M2) 내에 금속층(7M2)이 충전되어 있지 않아도, 각 층간 절연막(2, 4)의 각 표면(2S, 4S) 측의 전체를 일정 정도로 평탄화하는 것은 가능하다. 환원하면, 복수의 마크용 구멍(2M2) 중 적어도 하나의 구멍 내에 금속층(7M2)이 배치됨으로써, 상술한 평탄화, 따라서 상술한 오목부의 억제 효과를 보다 확실하게 얻을 수 있다. 특히, 금속층(7M2)을 마크용 구멍(2M2)의 개구부 부근까지 충전함으로써, 및/또는 복수의 마크용 구멍(2M2) 모두에 금속층(7M2)을 배치함으로써 상술한 오목부의 억제 효과가 보다 현저히 얻어진다.
또, 반도체 장치(106)의 변형예로서의 이하의 반도체 장치에 의해서도 마찬가지의 효과를 얻을 수 있다.
우선, 도 13의 횡단면도에 나타내는 반도체 장치(106B)와 같이, 홈형의 각 마크용 구멍(2M2)을 도 12의 그것과 직교하는 방향으로 형성해도 된다.
또한, 도 14의 횡단면도에 나타내는 반도체 장치(106C)와 같이, 이미 상술한 마크용 구멍(2M)을 각각이 층간 절연막(2)의 표면(2S)에 개구부를 가지며, 매트릭스형으로 배치된 복수(여기서는 4×4개)의 기둥형 마크용 구멍(2M3)으로써 구성해도 상관없다. 각 마크용 구멍(2M3) 내에는 상술한 금속층(7M2)과 마찬가지의 금속층(7M3)이 배치되어 있다.
이 때, 기판(1)의 주요면(1S)의 상측에서부터 마크용 구멍(2M3)을 본 경우에서의 마크용 구멍(2M3)의 치수를 대략 1㎛ 미만으로 함으로써, 마크용 구멍(2M2)이 그와 같은 치수 설정에 의해 발휘하는 상술한 효과를 얻을 수 있다.
또한, 도 15의 횡단면도에 나타내는 반도체 장치(106D)와 같이, 각 마크용 구멍(2M3)의 배열을 도 14의 반도체 장치(106C)와는 달라도 된다. 즉, 인접하는 각 열(지면에 향해서 세로 방향) 간에서 행 방향(지면에 향해서 가로 방향)으로 마크용 구멍(2M3)이 인접하지 않도록 마크용 구멍(2M3)을 배치해도 상관없다.
또한, 홈형 마크용 구멍(2M2)과 기둥형의 마크용 구멍(2M3)을 조합해도 된다.
<제7 실시예>
도 16에 제7 실시예에 따른 반도체 장치(107)를 설명하기 위한 모식적인 종단면도를 나타낸다.
도 16에 도시한 바와 같이, 반도체 장치(107)는 이미 상술한 금속층(37M ; 도 1 참조) 대신에 금속층(37M3)을 포함한다. 상세하게는 금속층(37M3)은 기본적으로 금속층(37M)과 마찬가지의 형상을 갖지만, 마크용 구멍(2M)의 개구부 부근의 부분은 상기 개구부를 끼우도록 돌출한 차양 형상을 이루고 있다. 또, 금속층(37M3)은 이미 진술한 금속층(7M)과, 상기 금속층(7M) 이외의 부분의 금속층(3M3)을 포함하고 금속층(3M3)이 상술한 차양 형상을 갖는다.
이러한 형상의 금속층(3M3 ; 또는 37M3)은 예를 들면 고온 스퍼터법이나 리플로우 스퍼터법 등에 의해 형성 가능하다. 또, 금속층(37M3)의 차양 형상에 기인하여 층간 절연막(4)에 보이드(15)가 형성되는 경우가 있다.
반도체 장치(107)에 따르면, 금속층(37M3)의 차양 형상에 따라서 마크용 구멍(2M)의 개구부가 좁아지고 있다. 이 때문에, 이미 상술한 금속층(37M)과 같이 차양 형상을 갖지 않은 경우와 비교하여, 층간 절연막(4A)에 오목부(도 19의 오목부 4MAP을 참조)가 형성되는 것을 억제할 수 있으므로, 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점을 갖지 않고, 신뢰성이 높은 반도체 장치(107)를 제공할 수 있다.
<통합>
상술한 각 반도체 장치(101) 등이 발휘하는 효과는 기판(1)의 주요면(1S)의 상측에서부터 마크용 구멍(2M, 20M)을 본 경우의 마크용 구멍(2M, 20M)의 치수가 종래의 반도체 장치(101P)에서는 상기 오목부가 생기기 쉬운 대략 1㎛ 이상인 경우에 현저하다.
또, 상술한 설명에서는 기판(1)의 주요면(1S) 상에 층간 절연막(2, 20)이 형성되어 있는 경우를 설명하였지만, 예를 들면 도 9에 도시하는 반도체 장치(104)의 층간 절연막(4) 상에 또한 층간 절연막(20), 폴리실리콘층(10, 11), 마크용 구멍(20M) 및 금속층(37M) 등에 상당하는 각 층이 형성되는 경우에는 도 9의 상태의 반도체 장치(104)를 「기판」으로서 파악할 수 있다.
또한, 상술한 설명에서는 마크용 구멍(2M, 20M)의 개구부가 4각형인 경우를 설명했지만, 마크용 구멍의 개구부가 예를 들면 「+」자형 등이라도 상술한 설명은타당하다.
(1) 본 발명에 따르면, 마스크용 구멍이 층간 절연막의 표면에서부터 기판의 주요면에까지 이르는 경우와 비교하여, 마크용 구멍을 얕게 할 수 있다. 이 때문에, 마크용 구멍을 덮어 또 다른 층간 절연막이 형성된 경우라도 상기 또 다른 층간 절연막의 마크용 구멍의 상측에 오목부가 형성되는 것을 억제할 수 있다. 따라서, 상기 또 다른 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없어 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(2) 본 발명에 따르면, 마크용 구멍은 각각의 치수가 대략 1㎛ 미만의 복수의 구멍을 포함한다. 이 때문에, 마크용 구멍을 덮어 또 다른 층간 절연막이 형성된 경우라도, 상기 또 다른 층간 절연막의 상기 각 구멍의 상측에 오목부가 형성되는 것을 억제할 수 있다. 따라서, 상기 또 다른 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점을 갖지 않고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(3) 본 발명에 따르면, 복수의 구멍 중 적어도 1개의 구멍 내에 금속층이 배치되어 있으므로, 상술한 오목부의 형성을 보다 확실하게 억제할 수 있다. 따라서, 상기 (2)의 효과를 보다 확실하게 얻을 수 있다. 특히, 금속층을 상기 구멍의개구부 부근까지 충전함으로써 및/또는 복수의 구멍 모두에 금속층을 배치함으로써, 층간 절연막의 표면측의 전체를 평탄화할 수 있으므로, 이러한 효과를 보다 현저하게 얻을 수 있다.
이 때, 복수의 구멍은 각각 대략 1㎛ 미만이므로, 상기 복수의 구멍 내로 금속층을 형성하는 공정과, 층간 절연막 내에 형성된 마크용 구멍보다도 작은 다른 구멍(예를 들면 컨택트홀 등) 내에 금속층(소위 플러그)을 충전하는 공정을 동시에 실시한 경우라도 용이하고 또한 불필요하게 형성 시간을 소비하지 않고 상기 복수의 구멍의 개구부 부근까지 금속층을 충전할 수 있다.
또한, 마크용 구멍이 말하자면 복수의 구멍으로 분할되어 있으므로, 분할되지 않고 넓은채로 마크용 구멍의 경우와 비교하여, 금속층을 이루는 재료를 적게 할 수 있고, 금속층의 형성 시간을 짧게 할 수 있다. 이에 따라, 저비용의 반도체 장치를 제공할 수 있다.
(4) 본 발명에 따르면, 복수의 구멍이 홈형의 구멍과 기둥형의 구멍 중 적어도 한쪽을 포함하는 경우에 있어서 상기 (2) 또는 (3)의 효과를 얻을 수 있다.
(5) 본 발명에 따르면, 마크용 구멍 내에 마크용 구멍의 개구부 부근까지 금속층이 충전되어 있으므로, 층간 절연막의 표면측의 전체를 평탄화할 수 있다. 이 때문에, 마크용 구멍을 덮어 또 다른 층간 절연막이 형성된 경우라도 상기 또 다른 층간 절연막의 마크용 구멍의 상측에 오목부가 형성되는 것을 억제할 수 있다. 따라서, 상기 또 다른 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를들면 배선의 단선 등의 문제점이 없어 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(6) 본 발명에 따르면, 금속층의 차양 형상에 따라서 마크용 구멍의 개구부가 좁아지고 있다. 이 때문에, 마크용 구멍을 덮어 또 다른 층간 절연막이 형성된 경우라도 상기 또 다른 층간 절연막의 마크용 구멍의 상측에 오목부가 형성되는 것을 억제할 수 있다. 따라서, 상기또 다른 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없어 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(7) 본 발명에 따르면, 제2 층간 절연막의 오목부 내에 유전체층이 배치되어 있다. 이 때문에, 상기 유전체층을 갖지 않는 경우와 비교하여, 그 유전체층의 분만큼 오목부가 좁아지고 있다. 따라서, 제2 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(8) 본 발명에 따르면, 제2 층간 절연막의 오목부는 제2 층간 절연막의 표면 부근까지 유전체층에서 충전되어 있다. 따라서, 상기 (7)의 효과를 보다 확실하게 얻을 수 있다.
(9) 본 발명에 따르면, 유전체층이 오목부 중 적어도 내표면 상에 배치되어 있다. 이 때문에, 그 유전체층의 분만큼, 오목부 특히 오목부의 개구부가 좁아지고 있다. 따라서, 상기 (7)과 마찬가지의 효과를 얻을 수 있다.
(10) 본 발명에 따르면, 유전체층은 제2 층간 절연막과 비교하여, CMP법으로 이용되는 슬러리가 부착하기 어려운 재료로 이루어진다. 이 때문에, 상기 (7) 내지 (9) 중 어느 하나의 효과를 보다 확실하게 얻을 수 있다.
(11) 본 발명에 따르면, 대략 1㎛ 이상이라는 비교적 큰 마크용 구멍에 대하여 상기 (1) 내지 (10) 중 어느 하나의 효과를 얻을 수 있다.
(12) 본 발명에 따르면, 공정 (c) 후에 제2 층간 절연막을 CMP법에 의해 연마한다. 이 때문에, 가령 제2 층간 절연막의 표면에 오목부가 있는 경우라도 상기 오목부를 유전체층에서 매립한 뒤에 상술한 연마를 행할 수 있다. 따라서, 제2 층간 절연막을 CMP법으로 연마함으로써 슬러리의 잔류·스캐터링을 억제할 수 있다. 그 결과, 잔류·스캐터링된 슬러리에 의해서 야기되는 예를 들면 배선의 단선 등의 문제점이 없어 신뢰성이 높은 반도체 장치를 제조할 수 있다.
(13) 본 발명에 따르면, 공정 (e)에서 공정 (d)의 종료 후에 잔존하고 있는 유전체층을 제거한다. 이 때문에, 가령 유전체층에 슬러리가 부착·잔류하고 있어도, 상기 유전체층의 제거 시에 걸리는 슬러리를 제거할 수 있다. 따라서, 상기 (12)의 효과를 보다 확실하게 얻을 수 있다.
(14) 본 발명에 따르면, 유전체층은 제2 층간 절연막과 비교하여, CMP법에서 이용되는 슬러리가 부착하기 어려운 재료로 이루어진다. 이 때문에, 상기 (12) 또는 (13)의 효과를 보다 확실하게 얻을 수 있다.
(15) 본 발명에 따르면, 대략 1㎛ 이상이라는 비교적 큰 마크용 구멍에 대하여 상기 (12) 내지 (14) 중 어느 하나의 효과를 얻을 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    주요면을 포함하는 기판과,
    상기 기판의 상기 주요면 상에 배치된 층간 절연막과,
    각각이 상기 층간 절연막 내에서 상기 층간 절연막의 두께 방향에 거듭 배치되는 한편으로 서로 접하지 않은 적어도 2층의 하지층과,
    상기 층간 절연막의 상기 기판과는 반대측의 표면에서부터 상기 층간 절연막의 상기 표면에 가장 가까운 상기 하지층에 달하여 상기 절연막 내에 형성된 마크용 구멍
    을 포함하는 반도체 장치.
  2. 반도체 장치에 있어서,
    주요면을 포함하는 기판과,
    상기 기판의 상기 주요면 상에 배치된 층간 절연막과,
    상기 기판의 상기 주요면의 상측에서부터 본 경우에서의 각각의 치수가 대략 1㎛ 미만으로, 각각이 상기 층간 절연막의 표면에 개구부를 포함하고 상기 층간 절연막 내에 형성된 복수의 구멍을 포함하는 마크용 구멍
    을 포함하는 반도체 장치.
  3. 반도체 장치에 있어서,
    주요면을 포함하는 기판과,
    상기 기판의 상기 주요면 상에 배치된 제1 층간 절연막과,
    상기 제1 층간 절연막의 상기 기판과는 반대측의 표면에 개구부를 포함하고 상기 층간 절연막 내에 형성된 마크용 구멍과,
    상기 마크용 구멍을 덮어 배치되고 있으며, 상기 마크용 구멍의 상측에 있어서 상기 기판과는 반대측의 표면에 개구한 오목부를 포함하는 제2 층간 절연막과,
    상기 제2 층간 절연막의 상기 오목부 내에 배치된 유전체층을 포함하는 반도체 장치.
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