JP2006287036A - 半導体装置の合わせマーク、ならびに半導体装置 - Google Patents

半導体装置の合わせマーク、ならびに半導体装置 Download PDF

Info

Publication number
JP2006287036A
JP2006287036A JP2005106306A JP2005106306A JP2006287036A JP 2006287036 A JP2006287036 A JP 2006287036A JP 2005106306 A JP2005106306 A JP 2005106306A JP 2005106306 A JP2005106306 A JP 2005106306A JP 2006287036 A JP2006287036 A JP 2006287036A
Authority
JP
Japan
Prior art keywords
alignment mark
semiconductor device
conductive layer
recess
contact portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005106306A
Other languages
English (en)
Inventor
Takashi Noda
貴史 野田
Hiroshi Fukuda
弘 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005106306A priority Critical patent/JP2006287036A/ja
Priority to US11/389,997 priority patent/US20060220265A1/en
Publication of JP2006287036A publication Critical patent/JP2006287036A/ja
Priority to US11/779,466 priority patent/US20070257288A1/en
Priority to US11/998,085 priority patent/US20080090308A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】 半導体装置の合わせマーク、ならびに前記合わせマークを含む半導体装置を提供する。
【解決手段】 本発明の半導体装置の合わせマークは、絶縁層８０に設けられた凹部３８と、凹部３８に埋め込まれた導電層３２と、導電層３２上に設けられた酸化バリア層４２と、を含み、平面パターンにおける凹部３８の面積占有率が５％以上である。
【選択図】 図４

Description

本発明は、半導体装置の合わせマーク、ならびに半導体装置に関する。
半導体装置の製造工程において、ウエハとフォトマスクとの位置合わせは必須の工程であり、その際に生じる誤差を最小限に抑えることが要求される。このため、ウエハ上に設けられたパターンに、次に形成すべきマスクパターンを正しく重ね合わせるために、合わせマークが一般に使用されている。
合わせマークは主に、露光機を用いてレジストを露光する際に露光機によって読み取られる粗合わせ用マークと、精密合わせ用マークと、露光および現像後に合わせ検査器を用いてずれを検出するための合わせマークとに大別される。したがって、合わせマークはまず第１に、露光機や合わせ検査器によって認識されることが必要である。
特開平１１−２５８７７５号公報
本発明の目的は、半導体装置の合わせマーク、ならびに前記合わせマークを含む半導体装置を提供することである。
（１）本発明の半導体装置の合わせマークは、
絶縁層に設けられた凹部に埋め込まれた導電層と、
前記導電層上に設けられた酸化バリア層と、
を含み、
平面パターンにおける前記凹部の面積占有率が５％以上である。
本発明の半導体装置の合わせマークによれば、絶縁層に設けられた凹部に埋め込まれた導電層と、前記導電層上に設けられた酸化バリア層と、を含み、平面パターンにおける前記凹部の面積占有率が５％以上であることにより、露光機や合わせ検査器等の測定機器によって確実に認識可能である。
上記本発明の半導体装置の合わせマークは、強誘電体メモリ装置内に設けることができる。この場合、前記強誘電体メモリ装置はコンタクト部を含み、前記凹部の最小幅ｄ１は、前記コンタクト部の径ｄ２に対して０.８〜２であることができる。
（２）本発明の半導体装置は、上記本発明の半導体装置の合わせマークを含む。
上記本発明の半導体装置において、強誘電体メモリ装置をさらに含むことができる。この場合、前記強誘電体メモリ装置はコンタクト部を含み、前記凹部の最小幅ｄ１は、前記コンタクト部の径ｄ２に対して０.８〜２であることができる。
以下、本発明に好適な実施形態について、図面を参照しながら説明する。
１．半導体装置の合わせマークおよび半導体装置の構造
図１は、本発明の一実施形態の半導体装置の合わせマーク２０（以下、単に「合わせマーク」ともいう）の配列を模式的に示す平面図である。図２は、図１に示される合わせマーク２０を含む半導体装置１２０を模式的に示す断面図である。図３は、本発明の一実施形態の合わせマーク２０を模式的に示す拡大平面図である。図４は、図３に示されるＡ−Ａに沿った断面を模式的に示す図である。
本実施の形態の合わせマーク２０は、半導体装置の製造において一般的に使用される合わせマークとして使用可能である。例えば、合わせマーク２０は、露光機を用いてレジストを露光する際に露光機によって読み取られる粗合わせ用マーク、精密合わせ用マーク、または露光および現像後に合わせ検査器を用いてずれを検出するための合わせマークとして使用可能である。
図１においては、複数の合わせマーク２０（２０ａ）が行方向および列方向に配置されている。なお、合わせマーク２０の配列様式はこれに限定されず、測定機器によって認識が可能であればよい。また、合わせマーク２０は、図２に示される強誘電体メモリ装置１００を含む半導体装置１２０の製造工程において使用可能である。したがって、合わせマーク２０は、半導体装置１２０内（強誘電体メモリ装置１００内）に設けることができる。
本実施の形態の合わせマーク２０は、図４に示されるように、絶縁層８０に設けられた凹部３８に埋め込まれた導電層３２と、導電層３２上に設けられた酸化バリア層４２と、を含む。図４においては、酸化バリア層４２は、導電層３２および絶縁層８０上に設けられている。また、図３に示されるように、合わせマーク２０（２０ａ）の平面パターンは環状であることができる。
本実施の形態の合わせマーク２０においては、平面パターンにおける凹部３８の面積占有率が５％以上である。ここで、「合わせマーク２０の平面パターンにおける凹部３８の面積占有率」とは、図３に示されるように、１つの合わせマーク２０の平面パターンにおいて、線Ｘで囲まれた領域（線Ｘの内部領域）の面積に対する領域Ｙ（斜線で示された領域、すなわち、凹部３８）の面積をいう。すなわち、「合わせマーク２０の平面パターンにおける凹部３８の面積占有率（％）」は、「平面パターンにおける領域Ｙの面積／平面パターンにおける線Ｘの内部領域の面積×１００」で表される（図３参照）。なお、図３において、線Ｘは実線で示された領域Ｙの外周である。
本実施の形態の合わせマーク２０において、平面パターンにおける凹部３８の面積占有率が５％未満であると、露光機や合わせ検査器等の測定機器によって認識されない場合がある。
本実施の形態の合わせマーク２０は、図２に示される強誘電体メモリ装置１００内に設けられたコンタクト部３０と同じ材質からなることができる。より具体的には、合わせマーク２０およびコンタクト部３０は同じ絶縁層８０に配置され、同じ材質の導電層３２を含む。また、本実施の形態の合わせマーク２０とコンタクト部３０とを同じ工程にて形成してもよい。
また、強誘電体メモリ装置１００の強誘電体キャパシタ１００Ｃと絶縁層８０との間に配置された酸化バリア層４２（図２参照）は、合わせマーク２０に含まれる酸化バリア層４２（図４参照）と同一の工程にて形成可能であり、この場合、両者は同じ材質からなることができる。なお、図２では、コンタクト部３０に酸化バリア層が設けられていない例を示したが、あるいは、合わせマーク２０およびコンタクト部３０に同じ酸化バリア層４２が形成されていてもよい。
導電層３２は、例えばタングステン等の高融点金属からなる。酸化バリア層４２は、導電層３２の酸化を防止する機能を有する。酸化バリア層４２としては、例えば、ＴｉＮや、ＴｉＡｌＮ、Ａｌ２Ｏ３、ＴｉとＴｉＮの積層体等が挙げられる。
合わせマーク２０の凹部３８の最小幅ｄ１（図３参照）は、コンタクト部３０の径ｄ２（図２参照）に対して０.８〜２であること（すなわち、ｄ１＝０．８ｄ2〜２ｄ2）が好ましく、ｄ１＝ｄ2であることがより好ましい。コンタクト部３０の径ｄ２に対する合わせマーク２０の凹部３８の最小幅ｄ１が０.８〜２であることにより、コンタクト部３０の導電層３２を形成するために導電材料を開口部３６に埋め込む工程と同一の工程によって、前記導電材料を凹部３８に埋め込むことにより、合わせマーク２０の導電層３２を形成することができる。さらに、合わせマーク２０の凹部３８の最小幅ｄ１が、コンタクト部３０の径ｄ２とほぼ等しいことがさらに好ましい。なお、上述した、合わせマーク２０の凹部３８の最小幅ｄ１と、コンタクト部３０の径ｄ２との大きさの関係は、図５〜図８に示される合わせマーク２０ｂ〜２０ｅにおいても同様に適用される。
図５〜図８は、図１に示される合わせマーク２０の一変形例（２０ｂ〜２０ｅ）を模式的に示す拡大平面図である。また、図５〜図８に示される合わせマーク２０ｂ〜２０ｅにおいて、Ａ−Ａに沿った断面は、図３に示される合わせマーク２０ａにおける断面（図４）と同様である。すなわち、図５〜図８に示される合わせマーク２０ｂ〜２０ｅのいずれにおいても、斜線部で示される部分が領域Ｙ（凹部３８、言い換えれば、導電層３２が配置されている部分）である。すなわち、図５〜図８に示される合わせマーク２０ｂ〜２０ｅにおいても、図３に示される合わせマーク２０ａと同様に、凹部３８に導電層３２が埋め込まれている。また、図５〜図８に示される合わせマーク２０ｂ〜２０ｅは、図３に示される合わせマーク２０ａと同様に、図１のように配列させることができる。なお、図５〜図８において、線Ｘは点線で示されている。
図５に示される合わせマーク２０ｂの平面パターンは、図３に示される合わせマーク２０ａの平面パターンから４隅近傍の領域が除去された形状を有する。
図６に示される合わせマーク２０ｃの平面パターンは、正方形の領域Ｙ（導電層３２、凹部３８）が格子状に配列した形状を有する。
図７に示される合わせマーク２０ｄの平面パターンは、長方形の領域Ｙ（導電層３２、凹部３８）がストライプ状に配列した形状を有する。
図８に示される合わせマーク２０ｅの平面パターンは、図５に示される合わせマーク２０ｂの平面パターン内に、図６に示される合わせマーク２０ｃの平面パターンと同様のパターンが配置された形状を有する。
上述した部分以外については、図５〜図８に示される合わせマーク２０ｂ〜２０ｅはいずれも、上述した合わせマーク２０ａと同様の構成を有し、かつ同様の作用効果を有する。
強誘電体メモリ装置１００は、トランジスタ１０および強誘電体キャパシタ１００Ｃを含む。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。また、強誘電体メモリ装置１００は、絶縁層８０に設けられたコンタクト部３０，３１を含む。コンタクト部３０は、第１不純物領域１４の上に配置されている。コンタクト部３１は、第２不純物領域１６の上に形成されている。
強誘電体キャパシタ１００Ｃは主に、第１電極１０１と、第１電極１０２の上に形成された強誘電体膜１０２と、強誘電体膜１０２の上に形成された第２電極１０３とから構成される。また、強誘電体キャパシタ１００Ｃは、コンタクト部３１の上に配置されている。
強誘電体膜１０２は、強誘電体物質を含む。この強誘電体物質は、ペロブスカイト型の結晶構造を有し、Ａ１−ｂＢ１−ａＸａＯ３の一般式で示されることができる。Ａは、Ｐｂを含む。Ｂは、ＺｒおよびＴｉのうちの少なくとも１つからなる。Ｘは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、およびＷのうちの少なくとも１つからなる。強誘電体膜１０２は、強誘電体膜として使用可能な公知の材料を使用することができ、例えば、（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）が挙げられる。強誘電体膜１０２は、例えばゾルゲル法により成膜された膜を高温焼成することにより形成可能である。
トランジスタ１０は、ゲート絶縁層１２と、ゲート絶縁層１２上に形成されたゲート導電層１３と、ソース／ドレイン領域である第１および第２不純物領域１４，１６とを含む。
２．作用効果
本実施の形態の半導体装置の合わせマーク２０は、平面パターンにおける凹部３８の面積占有率が５％以上であることにより、露光機や合わせ検査器等の測定機器によって確実に認識可能である。本実施の形態の半導体装置の合わせマーク２０の作用効果をより詳細に説明するために、まず、半導体装置の製造において、強誘電体メモリ装置１２０内に設けられたコンタクト部と、合わせマークとを同一の工程にて形成する一般的な工程について説明する。
２．１．一般的なコンタクト部および合わせマークの製造工程
図９〜図１１において、「３０Ａ」は図２に示されるコンタクト部３０の形成領域を示し、「１３０Ａ」は従来の合わせマーク１３０の形成領域を示す。
まず、図９に示されるように、例えばフォトリソグラフィ法により、コンタクト部３０の形成領域３０Ａにおいて開口部３６を、合わせマーク１３０の形成領域１３０Ａにおいて凹部１３８を、絶縁層８０にそれぞれ形成する。従来の合わせマークにおいては、通常、凹部１３８の幅は開口部３６の径より少なくとも５倍大きい。例えば、開口部３６の径（後に形成されるコンタクト部３０の径）が０．６μｍである場合、凹部１３８の幅が３μｍである。
次に、図１０に示されるように、例えばスパッタリング法やＣＶＤ法により、開口部３６に導電層３２ａを埋め込む。この導電層３２ａはコンタクトプラグとなる導電層を形成するための導電材料であり、例えば上述したように、タングステン等からなる。この工程により、凹部１３８の表面上に導電層３２ａが形成される。しかしながら、凹部１３８の幅は開口部３６の径よりずっと大きいため、凹部１３８は導電層３２ａによって埋め込まれず、凹部１３８には段差が生じたままである。続いて、例えばＣＭＰ法によって、絶縁層８０上の導電層３２ａを除去する。
次いで、図１１に示されるように、導電層３２および絶縁層８０の上に酸化バリア層４２を形成する。なお、コンタクト部３０の形成領域においては、酸化バリア層４２は除去される。以上により、半導体装置１２０内にコンタクト部３０および合わせマーク１３０が形成される。ここで、合わせマーク１３０Ａの形成領域においては、酸化バリア層４２は、絶縁層８０の上面、ならびに凹部１３８の側壁４４および底面４６に形成される（図１１参照）。しかしながら、酸化バリア層４２は一般に、スパッタリングにより形成されるため、凹部１３０の側壁４４に形成された酸化バリア層４２の膜厚は、絶縁層８０の上面に形成された酸化バリア層４２の膜厚と比較して薄い（図１１参照）。
一方、強誘電体メモリ装置の製造においては一般に、強誘電体膜１０２（図２参照）は高温熱処理による焼成によって形成される。この高温熱処理の温度は一般に、４００〜７５０℃以上である。これに対して、上述したように、従来の合わせマーク１３０においては、凹部１３８の側壁４４に形成された酸化バリア層４２の膜厚が薄いため（図１１参照）、酸化バリア層４２が酸化バリア機能を発揮しえず、強誘電体膜１０２の焼成のための高温熱処理によって、凹部１３８の側壁４４においてタングステン等の高融点金属からなる導電層３２が酸化される。その結果、凹部１３８の側壁４４近傍において合わせマーク１３０の形状が損なわれることがあった。これにより、合わせマーク１３０が測定機器によって認識されないことがあった。
２．２．本実施の形態の合わせマーク２０の作用効果
これに対して、本実施の形態の合わせマーク２０によれば、図３および図４に示されるように、凹部３８に埋め込まれた導電層３２と、導電層３２上に設けられた酸化バリア層４２とを含み、平面パターンにおける凹部３８の面積占有率が５％以上である。これにより、導電層３２が凹部３８に埋め込まれており、かつ酸化バリア層４２によって導電層３２の酸化が防止されている。このため、強誘電体膜１０２の焼成のための高温熱処理において、導電層３２が酸化されるのを確実に防止することができる。このため、凹部１３８の側壁４４近傍において合わせマーク１３０の形状が損なわれることがない。さらに、本実施の形態の合わせマーク２０によれば、平面パターンにおける凹部３８の面積占有率が５％以上であることにより、本実施の形態の合わせマーク２０の平面パターンは、露光機や合わせ検査器等の測定機器によって確実に認識可能である。
また、本実施の形態の合わせマーク２０によれば、強誘電体メモリ装置１００を含む半導体装置１２０内に設けられ、強誘電体メモリ装置１００はコンタクト部３０を含み、凹部３８の最小幅ｄ１は、コンタクト部３０の径ｄ２に対して０.８〜２であることにより、強誘電体メモリ装置１００に含まれるコンタクト部３０に導電層３２を埋め込む工程と同一の工程にて、合わせマーク２０を形成するために凹部３８に導電層３２を確実に埋め込むことができる。これにより、導電層３２の上面が酸化バリア層４２で覆われた合わせマーク２０を得ることができる。その結果、導電層３２の酸化が酸化バリア層４２によって確実に防止された合わせマーク２０を得ることができる。この合わせマーク２０は、導電層３２の酸化が酸化バリア層４２によって確実に防止されているため、強誘電体膜１０２の焼成のための高温熱処理において、導電層３２の酸化によって形状が変化することがない。したがって、本実施の形態の合わせマーク２０は、例えば、強誘電体メモリ装置１００の製造において使用される場合、露光機や合わせ検査器等の測定機器によってより正確に認識することができる。
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。
本発明の一実施形態の半導体装置の合わせマークの配列を模式的に示す平面図。 図１に示される合わせマークを含む半導体装置を模式的に示す断面図。 本発明の一実施形態の合わせマークを模式的に示す拡大平面図。 図３に示されるＡ−Ａに沿った断面を模式的に示す図。 図１に示される合わせマークの一変形例を模式的に示す拡大平面図。 図１に示される合わせマークの一変形例を模式的に示す拡大平面図。 図１に示される合わせマークの一変形例を模式的に示す拡大平面図。 図１に示される合わせマークの一変形例を模式的に示す拡大平面図。 一般的な半導体装置の一製造工程を模式的に示す断面図。 一般的な半導体装置の一製造工程を模式的に示す断面図。 一般的な半導体装置の一製造工程を模式的に示す断面図。
符号の説明
１０・・・トランジスタ、１１・・・半導体基板、１２・・・ゲート絶縁層、１３・・・ゲート導電層、１４・・・第１不純物領域、１５・・・サイドウォール絶縁層、１６・・・第２不純物領域、１８・・・素子分離領域、２０（２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ）・・・合わせマーク、３０，３１・・・コンタクト部、３０Ａ・・・コンタクト部の形成領域、３２，３２ａ・・・導電層、３６・・・開口部、３８・・・凹部、４０・・・配線、４２・・・酸化バリア層、４４・・・凹部の側壁、４６・・・凹部の底面、８０・・・絶縁層、１００・・・強誘電体メモリ装置、１００Ｃ・・・強誘電体キャパシタ、１０１・・・第１電極、１０２・・・強誘電体膜、１０３・・・第２電極、１２０・・・半導体装置、１３０Ａ・・・合わせマークの形成領域、１３８・・・凹部、ｄ１・・・凹部の最小幅、ｄ２・・・強誘電体メモリ装置のコンタクト部の径

Claims (6)

  1. 絶縁層に設けられた凹部に埋め込まれた導電層と、
    前記導電層上に設けられた酸化バリア層と、
    を含み、
    平面パターンにおける前記凹部の面積占有率が５％以上である、半導体装置の合わせマーク。
  2. 請求項１において、
    強誘電体メモリ装置内に設けられた、半導体装置の合わせマーク。
  3. 請求項２において、
    前記強誘電体メモリ装置はコンタクト部を含み、
    前記凹部の最小幅ｄ１は、前記コンタクト部の径ｄ２に対して０.８〜２である、半導体装置の合わせマーク。
  4. 請求項１に記載の半導体装置の合わせマークを含む、半導体装置。
  5. 請求項４において、
    強誘電体メモリ装置をさらに含む、半導体装置。
  6. 請求項５において、
    前記強誘電体メモリ装置はコンタクト部を含み、
    前記凹部の最小幅ｄ１は、前記コンタクト部の径ｄ２に対して０.８〜２である、半導体装置。
JP2005106306A 2005-04-01 2005-04-01 半導体装置の合わせマーク、ならびに半導体装置 Withdrawn JP2006287036A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005106306A JP2006287036A (ja) 2005-04-01 2005-04-01 半導体装置の合わせマーク、ならびに半導体装置
US11/389,997 US20060220265A1 (en) 2005-04-01 2006-03-27 Alignment mark for semiconductor device, and semiconductor device
US11/779,466 US20070257288A1 (en) 2005-04-01 2007-07-18 Alignment mark for semiconductor device, and semiconductor device
US11/998,085 US20080090308A1 (en) 2005-04-01 2007-11-28 Semiconductor device alignment mark having a plane pattern and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005106306A JP2006287036A (ja) 2005-04-01 2005-04-01 半導体装置の合わせマーク、ならびに半導体装置

Publications (1)

Publication Number Publication Date
JP2006287036A true JP2006287036A (ja) 2006-10-19

Family

ID=37069377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005106306A Withdrawn JP2006287036A (ja) 2005-04-01 2005-04-01 半導体装置の合わせマーク、ならびに半導体装置

Country Status (2)

Country Link
US (3) US20060220265A1 (ja)
JP (1) JP2006287036A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI412068B (zh) * 2008-09-25 2013-10-11 United Microelectronics Corp 對準標記及缺陷檢測方法
US7817265B2 (en) * 2008-09-25 2010-10-19 United Microelectronics Corp. Alignment mark and defect inspection method
US8928159B2 (en) 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
CN102290330B (zh) * 2011-08-29 2016-03-02 上海华虹宏力半导体制造有限公司 一种电容结构的形成方法
US10991657B2 (en) * 2018-08-27 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating semiconductor device
US11545474B2 (en) 2020-05-11 2023-01-03 Semileds Corporation Method and system for transferring alignment marks between substrate systems

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904563A (en) * 1996-05-20 1999-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for metal alignment mark generation
JP3348783B2 (ja) * 1999-07-28 2002-11-20 日本電気株式会社 重ね合わせ用マーク及び半導体装置
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2001210645A (ja) * 2000-01-28 2001-08-03 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
JP2003168687A (ja) * 2001-11-30 2003-06-13 Nec Electronics Corp 目合わせパターンおよびその製造方法
JP3519721B2 (ja) * 2002-07-01 2004-04-19 沖電気工業株式会社 半導体装置の合わせマーク
US6660612B1 (en) * 2002-11-07 2003-12-09 Texas Instruments Incorporated Design to prevent tungsten oxidation at contact alignment in FeRAM
JP4373874B2 (ja) * 2004-08-04 2009-11-25 富士通マイクロエレクトロニクス株式会社 半導体装置、半導体基板

Also Published As

Publication number Publication date
US20080090308A1 (en) 2008-04-17
US20070257288A1 (en) 2007-11-08
US20060220265A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
US8569107B2 (en) Semiconductor integrated circuit device and process for manufacturing the same
KR100698989B1 (ko) 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치
US20080268381A1 (en) Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold
JP4468408B2 (ja) 半導体記憶装置およびその製造方法
JP2006287036A (ja) 半導体装置の合わせマーク、ならびに半導体装置
US7952213B2 (en) Overlay mark arrangement for reducing overlay shift
US20070176305A1 (en) Alignment mark and overlay inspection mark
KR20070018527A (ko) 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
US7541120B2 (en) Manufacturing method of semiconductor device
US6319791B1 (en) Semiconductor device manufacturing method and semiconductor device
KR20100030125A (ko) 포토키 및 이를 이용한 반도체 소자의 제조방법
US7233077B2 (en) Semiconductor device
JP4891962B2 (ja) 半導体装置の製造方法
TW201507005A (zh) 半導體裝置之製造方法
JP4398420B2 (ja) 半導体装置の製造方法
JP2004273612A (ja) 半導体装置及びその製造方法、フォトマスク
JP4330523B2 (ja) スプリットゲート型フラッシュメモリ素子のダミー層の形成方法
JP6621390B2 (ja) 半導体装置の製造方法
JP2007141962A (ja) 半導体記憶装置及びその製造方法
JP2001201844A (ja) 半導体集積回路装置の製造方法およびフォトマスクの製造方法
US8057987B2 (en) Patterning method of semiconductor device
JP2008182123A (ja) 半導体装置の製造方法
JP2020112585A (ja) 半導体装置の製造方法および検査方法
JP2016152283A (ja) 半導体装置の製造方法
KR20120121174A (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081203

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090130