JP2001210645A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

Info

Publication number
JP2001210645A
JP2001210645A JP2000020309A JP2000020309A JP2001210645A JP 2001210645 A JP2001210645 A JP 2001210645A JP 2000020309 A JP2000020309 A JP 2000020309A JP 2000020309 A JP2000020309 A JP 2000020309A JP 2001210645 A JP2001210645 A JP 2001210645A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
semiconductor device
hole
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000020309A
Other languages
English (en)
Inventor
Akimasa Fujiki
謙昌 藤木
Shigeru Harada
繁 原田
Takashi Yamashita
貴司 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000020309A priority Critical patent/JP2001210645A/ja
Priority to US09/620,555 priority patent/US6677682B1/en
Priority to DE10046915A priority patent/DE10046915A1/de
Priority to KR10-2000-0056006A priority patent/KR100388765B1/ko
Priority to CNB001290215A priority patent/CN1191630C/zh
Priority to TW089119729A priority patent/TW499713B/zh
Publication of JP2001210645A publication Critical patent/JP2001210645A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 ＣＭＰ法で用いるスラリーの残留・飛散に起
因した配線の断線等の不具合を有さず、高い信頼性の半
導体装置を提供する。 【解決手段】 基板１上に層間絶縁膜２１が形成されて
おり、層間絶縁膜２１上にポリシリコン層１０が形成さ
れている。ポリシリコン層１０を覆って層間絶縁膜２２
が形成されており、層間絶縁膜２２上にポリシリコン層
１１が形成されている。層間絶縁膜２２を覆って層間絶
縁膜２３が形成されている。層間絶縁膜２３の表面２３
Ｓからポリシリコン層１１に至って、アライメントマー
ク等を成すマーク用孔２０Ｍが形成されている。マーク
用孔２０Ｍは表面２３Ｓから基板１へ至るコンタクトホ
ールよりも広いが、当該コンタクトホールよりも浅い。
このため、ＣＭＰ研磨されて後に層間絶縁膜４となるシ
リコン酸化物層にマーク用孔２０Ｍに対応した凹部が形
成されにくいので、かかる凹部へのスラリーの残留が抑
制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関するものであり、特に、多層配
線技術に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化・多機
能化に伴って配線の微細化・多層化が進み、半導体装置
の製造方法において多層配線技術は重要な技術の一つと
なっている。
【０００３】図１７に２層配線構造を有する従来の半導
体装置１０１Ｐを説明するための縦断面図を示す。半導
体装置１０１Ｐはシリコン基板１Ｐを備えている。な
お、図１７ではシリコン基板１Ｐの表面上に形成されて
いる各種の素子の図示化は省略している。
【０００４】シリコン基板１Ｐ上に、シリコン酸化物
（ＳｉＯ２）から成る層間絶縁膜２Ｐが形成されてお
り、当該層間絶縁膜２Ｐにはその厚み方向にコンタクト
ホール２ＨＰと、アライメントマーク等のマーク用孔２
ＭＰとが形成されている。なお、一般的に、最小線幅を
０．２５μｍとする半導体装置、いわゆるクォーターミ
クロン世代の半導体装置では、半導体装置１０１Ｐを上
面から見た場合、コンタクトホール２ＨＰ及び後述のビ
アホール４ＨＰは０．３〜０．４μｍ程度であり、マー
ク用孔２ＭＰは１〜１０μｍ程度である。
【０００５】コンタクトホール２ＨＰ内に、いわゆるプ
ラグを成す金属層７ＨＰが埋め込まれている。ここで、
「プラグ」とは層間絶縁膜を挟んで配置された配線等の
導電層同士を電気的に接続する導電層を言う。他方、マ
ーク用孔２ＭＰの側壁上には、いわゆるサイドウォール
・スペーサ状の金属層７ＭＰが形成されている。金属層
７ＭＰは金属層７ＨＰと同様の材料から成る。
【０００６】更に、層間絶縁膜２Ｐ上にプラグ７ＨＰに
接して、配線ないしは配線層を成す金属層３ＨＰが形成
されている。他方、マーク用孔２ＭＰを覆って金属層３
ＭＰが形成されている。
【０００７】そして、配線３ＨＰと金属層３ＭＰと層間
絶縁膜２Ｐとを覆うように、シリコン酸化物から成る層
間絶縁膜４Ｐが形成されている。層間絶縁膜４Ｐの厚さ
は、例えば７００〜１０００ｎｍ（７０００〜１０００
０オングストローム）程度である。層間絶縁膜４Ｐは配
線３ＨＰに至るコンタクトホールないしはビアホール４
ＨＰを有し、当該ビアホール４ＨＰ内にプラグ８ＨＰが
充填されている。そして、層間絶縁膜４Ｐ上にプラグ８
ＨＰに接して配線６ＨＰが形成されている。他方、層間
絶縁膜４Ｐの基板１とは反対側の表面４ＳＰ側であって
マーク用孔２ＭＰの上方に凹部４ＭＰが形成されてい
る。
【０００８】なお、図１７において、プラグ７ＨＰ，８
ＨＰ及び配線３ＨＰ，６ＨＰ等を含む領域ＨＰは、半導
体装置１０１Ｐの各種の素子（図示せず）が形成されて
いる素子領域又は素子形成領域にあたる。これに対し
て、マーク用孔２ＭＰを含む領域ＭＰは製造工程におい
て使用されるアライメントマーク等の補助的なパターン
が形成されている領域にあたる。
【０００９】次に、図１７図に加えて図１８〜図２０の
各縦断面図を参照しつつ、従来の半導体装置１０１Ｐの
製造方法を説明する。
【００１０】まず、上述の各種素子が形成されたシリコ
ン基板１Ｐ上にプラズマＣＶＤ（Chemical Vapor Depos
ition）法によりシリコン酸化物（プラズマ酸化物）を
堆積し、当該シリコン酸化物をエッチバック法やＣＭＰ
（Chemical Mechanical Polishing）法を用いて平坦化
して、層間絶縁膜２Ｐを形成する。
【００１１】次に、層間絶縁膜２Ｐ上の全体にレジスト
（図示せず）を塗布し、当該レジストをフォトリソグラ
フィ技術によってコンタクトホール２ＨＰ及びマーク用
孔２ＭＰ等に対応したパターンにパターニングする。そ
して、かかるパターニングされたレジストをマスクとす
るＲＩＥ（Reactive Ion Etching）法によって、層間絶
縁膜２Ｐを開口し、コンタクトホール２ＨＰ及びマーク
２ＭＰを形成する。その後、上記レジストを酸素プラズ
マ等で除去する。
【００１２】次に、層間絶縁膜２Ｐの全体を覆うよう
に、例えばスパッタ法により所定の金属材料を堆積す
る。そして、当該金属層をエッチバックして、プラグ７
ＨＰを形成する。このとき、上述のようにマーク用孔２
ＭＰの寸法はコンタクトホール７ＨＰに比して大きいの
で、マーク用孔２ＭＰでは上記金属層がサイドウォール
・スペーサ状に残存して金属層７ＭＰを成す。
【００１３】その後、層間絶縁膜２ＨＰの全体を覆うよ
うに、所定の金属材料を堆積する。そして、当該金属層
上の全面にレジスト（図示せず）を塗布し、当該レジス
トをフォトリソグラフィ技術によって配線３ＨＰ及び金
属層３ＭＰに対応したパターンにパターニングする。そ
して、かかるパターニングされたレジストをマスクとす
るＲＩＥ法によって、上記金属層をパターニングして配
線３ＨＰ及び金属層３ＭＰを形成する。その後、上記レ
ジストを酸素プラズマ等で除去する。以上の工程によ
り、図１８の状態の半導体装置が得られる。
【００１４】その後、図１９に示すように、層間絶縁膜
２Ｐ，配線３ＨＰ及び金属層３ＭＰの全体を覆うよう
に、プラズマＣＶＤ法を用いて例えば１５００〜２５０
０ｎｍ（１５０００〜２５０００オングストローム）程
度のシリコン酸化膜４ＡＰを形成する。
【００１５】シリコン酸化膜４ＡＰは、マーク用孔２Ｍ
Ｐの上方にマーク２ＭＰの凹形状に対応した凹部４ＭＡ
Ｐを有して形成される。かかる凹部４ＭＡＰは、例えば
シリコン基板１Ｐの上方からマーク用孔２ＭＰを見たと
きの寸法が略１μｍ以上である場合のように比較的広い
マーク用孔２Ｍの上方に形成されやすい。又、マーク用
孔２ＭＰが例えば１．５μｍを超えるような深い場合、
当該凹部は深く形成されやすい。
【００１６】次に、ＣＭＰ法を用いてシリコン酸化膜４
ＡＰを研磨・平坦化して、図２０に示す層間絶縁膜４Ｐ
を形成する。この際、配線３ＨＰ上のシリコン酸化膜が
上述の７００〜１０００ｎｍ程度になるように研磨す
る。なお、図１９の凹部４ＭＡＰの底部が図２０の凹部
４ＭＰとして残存する。
【００１７】ＣＭＰ法を用いてシリコン酸化物を研磨す
る場合、シリカ（ＳｉＯ２）系又はセリア（ＣｅＯ２）
系のスラリーがよく用いられ、生産性の観点から研磨速
度が速いセリア系スラリーが選ばれることが多い。
【００１８】その後、上述のコンタクトホール２ＨＰ等
の形成方法と同様の形成方法により、ビアホール４Ｈ
Ｐ，プラグ８ＨＰ及び配線６ＨＰを形成する。以上の工
程により、図１７の半導体装置１０１Ｐが得られる。な
お、３層以上の多層配線の場合は所定の回数だけ上述の
工程を繰り返す。
【００１９】その後、最上の配線を覆って層間絶縁膜を
形成し、当該層間絶縁膜上の全面にパッシベーション膜
となるシリコン窒化膜をプラズマＣＶＤ法等により形成
する。その後、ボンディングパッド（図示せず）上の層
間絶縁膜等をフォトリソグラフィ技術及びドライエッチ
ング法を用いて除去し、ボンディングパッドを露出させ
る。
【００２０】
【発明が解決しようとする課題】上述のように、ＣＭＰ
法を用いてシリコン酸化物を研磨する場合、研磨速度が
速いセリア系スラリーが多用される。このとき、セリア
系スラリーを用いたＣＭＰ法では、セリア系スラリーを
用いた研磨工程Ａと、研磨後に被研磨面に残っているセ
リア系スラリーを水とブラシとで洗い流す第１の洗浄工
程Ｂと、アンモニア（ＮＨ４ＯＨ）と過酸化水素水（Ｈ
２Ｏ２）との混合液又は希フッ酸（ＨＦ）による第２の
洗浄工程Ｃとを含む。しかしながら、セリア系スラリー
を用いた研磨は以下のような問題を有している。
【００２１】即ち、上記研磨工程Ａの際、凹部４ＭＰに
セリア系スラリーが詰まって残留してしまう（図２０に
示すスラリー残５０Ｐを参照）。かかるスラリー残５０
Ｐは、第１の洗浄工程Ｂにおいてブラシによって掻き出
されて、層間絶縁膜４Ｐ上にばらまかれて凝固する（図
２１に示す飛散したスラリー残５０Ｐを参照）。ばらま
かれたスラリー残５０Ｐは、上記希フッ酸ではほとんど
除去されず、又、上記ＮＨ４ＯＨ／Ｈ２Ｏ２混合液によ
っても十分には除去できない。このため、スラリー残５
０Ｐがばらまかれた状態のままで層間絶縁膜４Ｐ上に配
線を形成すると、図２１の縦断面図に示す配線６Ｐのよ
うに、所望の配線形状が得られないという問題がある。
かかる配線形状の不具合は配線のショートや断線を引き
起こし、その結果、半導体装置の歩留りの低下や信頼性
の低下を招いてしまう。
【００２２】本発明はかかる問題点を解消するためにな
されたものであり、ＣＭＰ法で用いるスラリーの残留・
飛散に起因した配線の断線等の不具合を有さず、高い信
頼性を有する半導体装置を提供すること及びそのような
半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】（１）請求項１に記載の
発明に係る半導体装置は、主面を有する基板と、前記基
板の前記主面上に配置された層間絶縁膜と、それぞれが
前記層間絶縁膜内において前記層間絶縁膜の厚さ方向に
重ねて配置される一方で互いには接しない少なくとも２
層の下地層と、前記層間絶縁膜の前記基板とは反対側の
表面から前記層間絶縁膜の前記表面に最も近い前記下地
層に至って前記絶縁膜内に形成されたマーク用孔とを備
えることを特徴とする。
【００２４】（２）請求項２に記載の発明に係る半導体
装置は、主面を有する基板と、前記基板の前記主面上に
配置された層間絶縁膜と、前記基板の前記主面の上方か
ら見た場合におけるそれぞれの寸法が略１μｍ未満であ
って、それぞれが前記層間絶縁膜の表面に開口部を有し
て前記層間絶縁膜内に形成された、複数の孔を含むマー
ク用孔とを備えることを特徴とする。
【００２５】（３）請求項３に記載の発明に係る半導体
装置は、請求項２に記載の半導体装置であって、前記複
数の孔の少なくとも１つの孔内に配置された金属層を更
に備えることを特徴とする。
【００２６】（４）請求項４に記載の発明に係る半導体
装置は、請求項２又は３に記載の半導体装置であって、
前記複数の孔は、溝状の孔と柱状の孔との少なくとも一
方を含むことを特徴とする。
【００２７】（５）請求項５に記載の発明に係る半導体
装置は、主面を有する基板と、前記基板の前記主面上に
配置された層間絶縁膜と、前記層間絶縁膜の前記基板と
は反対側の表面に開口部を有して前記層間絶縁膜内に形
成されたマーク用孔と、前記マーク用孔に前記マーク用
孔の前記開口部付近まで充填された金属層とを備えるこ
とを特徴とする。
【００２８】（６）請求項６に記載の発明に係る半導体
装置は、主面を有する基板と、前記基板の前記主面上に
配置された層間絶縁膜と、前記層間絶縁膜の前記基板と
は反対側の表面に開口部を有して前記層間絶縁膜内に形
成されたマーク用孔と、前記マーク用孔内に配置されて
おり、前記マーク用孔の前記開口部付近の部分が前記開
口部を狭めるように突出した庇形状を成している金属層
とを備えることを特徴とする。
【００２９】（７）請求項７に記載の発明に係る半導体
装置は、主面を有する基板と、前記基板の前記主面上に
配置された第１の層間絶縁膜と、前記第１の層間絶縁膜
の前記基板とは反対側の表面に開口部を有して前記層間
絶縁膜内に形成されたマーク用孔と、前記マーク用孔を
覆って配置されており、前記マーク用孔の上方において
前記基板とは反対側の表面に開口した凹部を有する第２
の層間絶縁膜と、前記第２の層間絶縁膜の前記凹部内に
配置された誘電体層とを備えることを特徴とする。
【００３０】（８）請求項８に記載の発明に係る半導体
装置は、請求項７に記載の半導体装置であって、前記第
２の層間絶縁膜の前記凹部は、前記第２の層間絶縁膜の
前記表面付近まで前記誘電体層で充填されていることを
特徴とする。
【００３１】（９）請求項９に記載の発明に係る半導体
装置は、請求項７に記載の半導体装置であって、前記誘
電体層は、前記第２の層間絶縁膜の前記凹部の少なくと
も内表面上に配置されていることを特徴とする。
【００３２】（１０）請求項１０に記載の発明に係る半
導体装置は、請求項７乃至９のいずれかに記載の半導体
装置であって、前記誘電体層は、前記第２の層間絶縁膜
と比較して、ＣＭＰ法で用いられるスラリーが付着しに
くい材料から成ることを特徴とする。
【００３３】（１１）請求項１１に記載の発明に係る半
導体装置は、請求項１乃至１０のいずれかに記載の半導
体装置であって、前記基板の前記主面の上方から前記マ
ーク用孔を見た場合における、前記マーク用孔の寸法が
略１μｍ以上であることを特徴とする。
【００３４】（１２）請求項１２に記載の発明に係る半
導体装置の製造方法は、（ａ）基板の主面上に、前記基
板とは反対側の表面に開口されたマーク用孔を有して第
１の層間絶縁膜を形成する工程と、（ｂ）前記マーク用
孔を覆って第２の層間絶縁膜を形成する工程と、（ｃ）
前記第２の層間絶縁膜上に誘電体層を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記第２の層間絶縁膜を
ＣＭＰ法により研磨する工程とを備えることを特徴とす
る。
【００３５】（１３）請求項１３に記載の発明に係る半
導体装置の製造方法は、請求項１２に記載の半導体装置
の製造方法であって、（ｅ）前記工程（ｄ）の終了後に
残存している前記誘電体層を除去する工程を更に備える
ことを特徴とする。
【００３６】（１４）請求項１４に記載の発明に係る半
導体装置の製造方法は、請求項１２又は１３に記載の半
導体装置の製造方法であって、前記誘電体層は、前記第
２の層間絶縁膜と比較して、前記ＣＭＰ法で用いられる
スラリーが付着しにくい材料から成ることを特徴とす
る。
【００３７】（１５）請求項１５に記載の発明に係る半
導体装置の製造方法は、請求項１２乃至１４のいずれか
に記載の半導体装置の製造方法であって、前記基板の前
記主面の上方から前記マーク用孔を見た場合における、
前記マーク用孔の寸法が略１μｍ以上であることを特徴
とする。
【００３８】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体装置１０１を説明するための模式的な
縦断面図を示す。なお、半導体装置１０１及び後述の各
実施の形態に係る半導体装置は、従来の半導体装置１０
１Ｐの領域ＭＰに相当する領域に特徴がある。このた
め、以下の説明ではかかる点を中心に説明する。
【００３９】図１に示すように、半導体装置１０１はシ
リコンウェハ等の基板１を備える。なお、従来の半導体
装置１０１Ｐの領域ＨＰに相当する、基板１の領域（図
示せず）には各種の素子が形成されている。
【００４０】基板１の主面１Ｓ上に例えばシリコン酸化
物から成る層間絶縁膜（第１の層間絶縁膜）２が形成さ
れている。当該層間絶縁膜２の厚さ方向にマーク用孔２
Ｍが形成されている。詳細には、マーク用孔２Ｍは層間
絶縁膜２の基板１とは反対側の表面２Ｓに例えば４角形
の開口部を有し、当該表面２Ｓから基板１の主面１Ｓに
至って形成されている。ここでは、基板１の主面１Ｓの
上方からマーク用孔２Ｍを見た場合におけるマーク用孔
２Ｍの寸法が、略１μｍ以上であるものとする。なお、
以下の説明では、マーク用孔２Ｍの側壁面を成す層間絶
縁膜２の側壁面及び層間絶縁膜２の表面２Ｓとは反対側
においてマーク用孔２Ｍの開口を塞ぐ面、例えば基板１
の主面１Ｓを総称して、マーク用孔２Ｍの内表面と呼
ぶ。
【００４１】ここでは、「マーク」とは例えばアライメ
ントマーク等の製造工程等において利用される補助的な
各種のパターンを含む。また、「マーク用孔」とはアラ
イメンマーク等として製造上利用される孔を含み、コン
タクトホールやビアホール（図１７のコンタクトホール
２ＨＰ及びビアホール４ＨＰを参照）と同程度以上の大
きさの孔をいうものとする。なお、コンタクトホール及
びビアホールは例えば０．３〜０．４μｍ程度である。
【００４２】そして、マーク用孔２Ｍの内表面上に及び
層間絶縁膜２の表面２Ｓ上のマーク用孔２Ｍの開口部付
近に、金属層３７Ｍが形成されている。金属層３７Ｍ
は、（ｉ）層間絶縁膜２の上記側壁面上に、いわゆるサ
イドウォール・スペーサ状に形成された金属層７Ｍと、
（ｉｉ）当該金属層７Ｍ以外の部分である金属層３Ｍと
を含む。なお、金属層７Ｍは例えばタングステン（Ｗ）
の単層や、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タ
ングステン（Ｗ）の３層から成る。また、金属層３Ｍは
例えばアルミニウム（Ａｌ）の単層や、アルミニウム
（Ａｌ）−銅（Ｃｕ）合金（以下、Ａｌ−Ｃｕ合金とも
呼ぶ）を窒化チタンでサンドイッチした３層構造を有す
る。
【００４３】更に、マーク用孔２Ｍを覆って、より具体
的には金属層３７Ｍ及び層間絶縁膜２を覆って、例えば
シリコン酸化物から成る層間絶縁膜（第２の層間絶縁
膜）４が形成されている。層間絶縁膜４の厚さは、例え
ば７００〜１０００ｎｍ（７０００〜１００００オング
ストローム）程度である。層間絶縁膜４はマーク用孔２
Ｍの上方に、当該層間絶縁膜４の基板１とは反対側の表
面４Ｓ側に開口した凹部４Ｍを有している。
【００４４】特に、半導体装置１０１では、上記凹部４
Ｍ内に例えばシリコン酸化物等の誘電体から成る誘電体
層１２が形成されている。誘電体層１２は層間絶縁膜４
の表面４Ｓ付近まで充填されており、当該誘電体層１２
によって層間絶縁膜４の表面４Ｓ側の全体が平坦化され
ている。
【００４５】なお、図１への図示化は省略するが、図１
７に示す従来の半導体装置１０１Ｐと同様に、層間絶縁
膜２にコンタクトホールが形成されており、層間絶縁膜
４にビアホールが形成されている。そして、かかるコン
タクトホール内及びビアホール内にそれぞれプラグが配
置されており、各層間絶縁膜２，４の表面２Ｓ，４Ｓ上
にそれぞれ配線が形成されている。なお、上記プラグは
金属層７Ｍと同じ材料から成り、上記配線は金属層３Ｍ
と同じ材料から成る。
【００４６】次に、図１〜図３を参照しつつ、半導体装
置１０１の製造方法を説明する。なお、図２及び図３は
半導体装置１０１の製造方法を説明するための模式的な
縦断面図である。
【００４７】まず、基板１を準備し、プラズマＣＶＤ法
によりシリコン酸化物（プラズマ酸化物）を堆積し、当
該シリコン酸化物をエッチバック法やＣＭＰ法を用いて
平坦化し、層間絶縁膜２を形成する。
【００４８】次に、層間絶縁膜２の表面２Ｓ上の全面に
レジストを塗布し、当該レジストをフォトリソグラフィ
技術によってマーク用孔２Ｍに対応したパターンにパタ
ーニングする。そして、かかるパターニングされたレジ
ストをマスクとするＲＩＥ法によって層間絶縁膜２を開
口し、マーク用孔２Ｍを形成する。その後、上記レジス
トを酸素プラズマ等で除去する。なお、マーク用孔２Ｍ
及びコンタクトホールの形成は同時に実施可能である。
【００４９】次に、層間絶縁膜２の全体を覆うように、
タングステンをＣＶＤ法により堆積し、これをエッチバ
ックすることにより金属層７Ｍを形成する。或いは、ス
パッタ法によりチタン及び窒化チタンを順次に堆積し、
続いてＣＶＤ法によりタングステンを堆積する。そし
て、上記３層をエッチバックして、金属層７Ｍを形成す
る。なお、金属層７Ｍはコンタクトホール内のプラグと
同時に形成可能である。
【００５０】その後、層間絶縁膜２等の全体を覆うよう
に、アルミニウムを堆積する。或いは、窒化チタン，Ａ
ｌ−Ｃｕ合金及び窒化チタンを順次に堆積する。このと
き、高温スパッタ法やリフロースパッタ法を用いること
により、かかる３層を平坦に形成することができる。
【００５１】次に、上記堆積した金属層の露出している
表面上の全面にレジストを塗布し、当該レジストをフォ
トリソグラフィ技術によって金属層３Ｍに対応したパタ
ーンにパターニングする。そして、かかるパターニング
されたレジストをマスクとするＲＩＥ法によって、上記
金属層をパターニングして金属層３Ｍを形成する。その
後、上記レジストを酸素プラズマ等で除去する。なお、
金属層３Ｍは、層間絶縁膜２上の配線の形成と同時に形
成可能である。
【００５２】その後、図２に示すように、層間絶縁膜
２，金属層３７Ｍ等の全体を覆うように、従って、マー
ク用孔２Ｍを覆うようにプラズマＣＶＤ法を用いて例え
ば１５００〜２５００ｎｍ（１５０００〜２５０００オ
ングストローム）程度のシリコン酸化膜ないしは層間絶
縁膜４Ａを形成する。このとき、ＨＤＰ（High Density
Plasma）−ＣＶＤ法を用いて層間絶縁膜４Ａの全部或い
は基板１側の一部を形成することにより、微細なパター
ンで形成された配線（図示せず）の領域にボイドなく層
間絶縁膜４Ａを形成することができる。なお、層間絶縁
膜４Ａは、マーク用孔２Ｍの上方にマーク用孔２Ｍの凹
形状に対応した凹部４ＭＡを有して形成される。
【００５３】特に、本製造方法では、続いて図３に示す
ように例えばシリコン酸化物から成る誘電体層１２Ａを
形成する。
【００５４】詳細には、層間絶縁膜４Ａの露出表面ない
しは基板１とは反対側の表面４ＡＳ上に、例えばシリコ
ン酸化物系の原料を溶媒に溶かした薬液を回転塗布法に
より塗布する（いわゆるＳＯＧ（Spin On Glass））。
かかる形成方法によれば、上記薬液を凹部４ＭＡ内に容
易に埋め込むことができる。次に、１５０〜３００°Ｃ
程度のべークを行って、塗布された薬液中の溶媒を除去
する。続いて、４００°Ｃ程度のべークにより上記塗布
された薬液のＳｉＯ２化を行って、誘電体層１２Ａを形
成する。かかるＳｉＯ２化により誘電体層１２Ａからの
ガス発生を少なくすることができる。
【００５５】その後、誘電体層１２Ａ及び層間絶縁膜４
Ａを、スラリーを用いたＣＭＰ法により研磨して平坦化
する。この際、上記配線（図示せず）上の層間絶縁膜４
Ａが所定の厚さとなるように、例えば上述の７００〜１
０００ｎｍ（７０００〜１００００オングストローム）
程度になるように研磨する。かかる平坦化研磨によっ
て、図１に示す誘電体層１２及び層間絶縁膜４が得られ
る。なお、図１の凹部４Ｍは、図２の凹部４ＭＡの底部
にあたる。
【００５６】なお、ＣＭＰ法による研磨後に、プラズマ
ＣＶＤ法を用いて例えば１００〜２００ｎｍ（１０００
〜２０００オングストローム）程度のシリコン酸化膜を
更に形成する場合もある。以上の工程により、半導体装
置１０１が完成する。
【００５７】上述のように、凹部４ＭＡは誘電体層１２
Ａによって充填された上でＣＭＰ法により研磨される。
かかる研磨後、凹部４Ｍは層間絶縁膜４の表面４Ｓ付近
まで誘電体層１２で充填されており、当該誘電体層１２
によって層間絶縁膜４の表面４Ｓ側の全体が平坦化され
ている。このため、研磨後の凹部４Ｍ内へのスラリーの
残留を抑制することができ、これによりスラリーの飛散
も抑制することができる。その結果、残留・飛散したス
ラリーによって引き起こされる例えば配線の断線等の不
具合を有さず、信頼性の高い半導体装置１０１を提供す
ることができる。
【００５８】なお、誘電体層１２は層間絶縁膜４の表面
４Ｓよりも低くても、スラリーの凹部４内への残留量を
従来の半導体装置１０１Ｐよりも少なくすることができ
るので、上述の効果を一定程度に得ることができる。逆
に言えば、凹部４Ｍが層間絶縁膜４の表面４Ｓ付近まで
誘電体層１２で充填されることによって、より確実なる
効果を奏する。
【００５９】なお、誘電体層１２，１２Ａを上述のシリ
コン酸化物以外の他の無機系絶縁材料で以て形成しても
構わない。
【００６０】＜実施の形態２＞図４に実施の形態２に係
る半導体装置１０２を説明するための模式的な縦断面図
を示す。なお、以下の説明では、既述の構成要素と同等
の構成要素には同一の符号を付して、その詳細な説明を
援用するに留める。
【００６１】図４と既述の図１とを比較すれば分かるよ
うに、半導体装置１０２は基本的に半導体装置１０１と
同等の構造を有するが、半導体装置１０１の誘電体層１
２（図１参照）を有さない。
【００６２】次に、図４〜図６及び既述の図２を参照し
つつ、半導体装置１０２の製造方法を説明する。なお、
図５及び図６は半導体装置１０２の製造方法を説明する
ための模式的な縦断面図である。
【００６３】まず、実施の形態１に係る製造方法等によ
って、図２の状態の半導体装置を準備する。
【００６４】実施の形態２に係る製造方法では、続いて
図５に示すように例えばシリコン酸化物から成る誘電体
層１３Ａを形成する。詳細には、層間絶縁膜４Ａの表面
４ＡＳ上に、例えばシリコン酸化物系の原料を溶媒に溶
かした薬液を回転塗布法により塗布する（いわゆるＳＯ
Ｇ）。次に、１５０〜３００°Ｃ程度のべークを行っ
て、塗布された薬液中の溶媒を除去して、誘電体層１３
Ａを形成する。
【００６５】その後、誘電体層１３Ａ及び層間絶縁膜４
Ａを、スラリーを用いたＣＭＰ法により研磨して平坦化
する。かかる平坦化研磨によって、図６に示す誘電体層
１３Ｂ及び層間絶縁膜４が得られる。
【００６６】特に、実施の形態２に係る製造方法では、
次に誘電体層１３Ｂを例えばフッ酸を用いて除去する。
誘電体層１３Ｂ（又は１３Ａ）に対しては実施の形態１
に係る製造方法のような４００°Ｃ程度のべークがなさ
れていないので、完全にはＳｉＯ２化されていない。一
般的にＳＯＧ法により形成されたシリコン酸化膜の膜密
度はＣＶＤ法等で形成されたシリコン酸化膜と比べて低
く、前者のフッ酸に対するエッチングレートは後者に比
べて大幅に大きいことが知られている。つまり、誘電体
層１３Ｂのエッチングレートは層間絶縁膜４のそれより
も大きい。かかるエッチングレートの差により、層間絶
縁膜４のエッチング量を抑えつつ誘電体層１３Ｂを除去
することができる。以上の工程により、半導体装置１０
２が完成する。
【００６７】上述のように、凹部４ＭＡは誘電体層１３
Ａによって充填された上でＣＭＰ法により研磨される。
このため、実施の形態１と同様に、研磨後の凹部４Ｍ内
へのスラリーの残留を抑制することができ、これにより
スラリーの飛散も抑制することができる。
【００６８】このとき、ＣＭＰ法による研磨時に誘電体
層１３Ａが過剰に研磨されてたとえ凹部４Ｍ内にスラリ
ーが残留しても、誘電体層１３Ｂの除去時に残留したス
ラリーをも除去することができる。これにより、上述の
スラリーの残留・飛散をより確実に抑制することができ
る。
【００６９】その結果、残留・飛散したスラリーによっ
て引き起こされる例えば配線の断線等の不具合を有さ
ず、信頼性の高い半導体装置１０２を提供することがで
きる。
【００７０】なお、誘電体層１３Ａ，１３Ｂをレジスト
で形成しても良く、かかる場合、研磨後に例えば有機溶
媒や酸素プラズマ等によって上記レジストを除去する。
【００７１】また、誘電体層１３Ａ，１３Ｂをその他の
無機系絶縁材料や有機系絶縁材料で以て形成しても構わ
ない。
【００７２】＜実施の形態３＞図７に実施の形態３に係
る半導体装置１０３を説明するための模式的な縦断面図
を示す。
【００７３】図７と既述の図１とを比較すれば分かるよ
うに、半導体装置１０３は基本的に半導体装置１０１と
同等の構造を有する一方で、半導体装置１０１の誘電体
層１２（図１参照）に代えて誘電体層１４を備えてい
る。詳細には、誘電体層１４は凹部４Ｍの内表面上に比
較的薄く、例えば３０〜１００ｎｍ（３００〜１０００
オングストローム）程度の厚さで形成されている。ま
た、誘電体層１４は凹部４Ｍを完全には埋め込んでいな
い。なお、ここでは、誘電体層１４が低密度シリコン酸
化物から成る場合を説明する。
【００７４】次に、図７，図８及び既述の図２を参照し
つつ、半導体装置１０３の製造方法を説明する。なお、
図８は半導体装置１０３の製造方法を説明するための模
式的な縦断面図である。
【００７５】まず、実施の形態１に係る製造方法等によ
って、図２の状態の半導体装置を準備する。
【００７６】実施の形態３に係る製造方法では、続いて
図８に示すように層間絶縁膜４Ａの表面４ＡＳ上の全体
に、低密度シリコン酸化物から成る誘電体層１４Ａを形
成する。かかる低密度シリコン酸化物は、例えばプラズ
マＣＶＤ法におけるＲＦパワーを層間絶縁膜４Ａ等の形
成時よりも低く設定することにより形成可能である。
【００７７】その後、誘電体層１４Ａ及び層間絶縁膜４
Ａを、スラリーを用いたＣＭＰ法により研磨して平坦化
する。かかる平坦化研磨によって、図７に示す誘電体層
１４及び層間絶縁膜４が得られる。以上の工程により、
半導体装置１０３が完成する。
【００７８】このように、半導体装置１０３では、誘電
体層１４を有さない場合、即ち、従来の半導体装置１０
１Ｐと比較して、凹部４Ｍが誘電体層１４の分だけ狭め
られている。特に、凹部４Ｍの開口部が狭められてい
る。このため、その分だけ研磨後におけるスラリーの残
留量を少なくすることができる。
【００７９】ところで、セリア系スラリーを用いたＣＭ
Ｐ法では、当該スラリーが被研磨物の表面に変成層を形
成し、かかる変成層を研磨・除去するというメカニズム
で研磨が進行する。この際、研磨速度は変成層の形成さ
れ易さによって決まるが、変成層の形成され易さは被研
磨物によって異なる。例えば、誘電体層１４Ａを成す低
密度シリコン酸化物は、層間絶縁膜４Ａを成すシリコン
酸化物よりも変成層が形成されにくい。つまり、層間絶
縁膜４Ａと比較して、誘電体層１４Ａはセリア系スラリ
ーとの濡れ性ないしは密着度が低い、換言すれば、誘電
体層１４Ａにはセリア系スラリーが凝固ないしは付着し
にくい。
【００８０】このため、研磨後にたとえ凹部４Ｍ内にス
ラリーが残留したとしても、研磨後の既述の洗浄工程
Ｂ，Ｃにおいて上記残留スラリーを容易に且つ確実に除
去することができる。従って、誘電体層１４Ａを有さな
い場合、即ち、従来の半導体装置１０１Ｐと比較して、
研磨後におけるスラリーの残留・飛散を抑制することが
できる。
【００８１】このように、半導体装置１０３によれば、
残留・飛散したスラリーによって引き起こされる例えば
配線の断線等の不具合を有さず、信頼性の高い半導体装
置１０３を提供することができる。
【００８２】なお、低密度シリコン酸化物に代えて、層
間絶縁膜４Ａ，４と比較してセリア系スラリーが付着し
にくい他の材料、例えばシリコン窒化物等で以て誘電体
層１４Ａ，１４を形成しても同様の効果が得られる。
【００８３】また、既述の誘電体層１２Ａ，１２や誘電
体層１３Ａ，１３Ｂを、誘電体層１４Ａ，１４を成すそ
のような材料で以て形成しても良い。これらの場合に
は、スラリーの残留・飛散を抑制する効果をより確実に
得ることができる。
【００８４】＜実施の形態４＞図９に実施の形態４に係
る半導体装置１０４を説明するための模式的な縦断面図
を示す。図９に示すように、基板１の主面１Ｓ上に例え
ばシリコン酸化物から成る層間絶縁膜２０が形成されて
いる。この層間絶縁膜２０内には、２つのポリシリコン
層（下地層）１０，１１が層間絶縁膜２０の厚さ方向に
おいて重ねて配置されている。なお、両ポリシリコン層
１０，１１は互いには接していない。
【００８５】詳細には、基板１の主面１Ｓ上に下層の層
間絶縁膜２１が形成されており、当該層間絶縁膜２１の
基板１とは反対側の表面２１Ｓ上の所定の領域にポリシ
リコン層１０が形成されている。当該ポリシリコン層１
０及び層間絶縁膜２１を覆って中層の層間絶縁膜２２が
形成されており、当該層間絶縁膜２２の基板１とは反対
側の表面２２Ｓ上の所定の領域にポリシリコン層１１が
形成されている。層間絶縁膜２２を覆って上層の層間絶
縁膜２３が形成されている。なお、３つの層間絶縁膜２
１〜２３が上記層間絶縁膜２０を成す。
【００８６】そして、上層の層間絶縁膜２３に既述のマ
ーク用孔２Ｍ（図１参照）に相当するマーク用孔２０Ｍ
が形成されている。詳細には、マーク用孔２０Ｍは、当
該層間絶縁膜２３の基板１とは反対側の表面ないしは層
間絶縁膜２０の同表面２３Ｓに開口部を有し、表面２３
Ｓに最も近いポリシリコン層１１へ至る。
【００８７】層間絶縁膜２３の側壁面及びポリシリコン
層１１の基板１とは反対側の表面から成るマーク用孔２
０Ｍの内表面上に、並びに、層間絶縁膜２３の表面２３
Ｓ上のマーク用孔２３Ｍの開口部付近に、金属層３７Ｍ
が形成されている。更に、金属層３７Ｍ及び層間絶縁膜
２０を覆って層間絶縁膜４が形成されている。
【００８８】次に半導体装置１０４の製造方法を説明す
る。まず、基板１を準備し、当該基板１の主面１Ｓ上に
下層の層間絶縁膜２１を形成する。そして、層間絶縁膜
２１の表面２１Ｓ上の全面にポリシリコンを堆積し、こ
れをパターニングすることによりポリシリコン層１０を
形成する。なお、リフトオフ法等によりポリシリコン層
１０を形成しても良い。そして、上述の層間絶縁膜２１
及びポリシリコン層１０と同様にして、中層の層間絶縁
膜２２及びポリシリコン層１１を形成する。
【００８９】続いて、層間絶縁膜２１，２２と同様にし
て、上層の層間絶縁膜２３を形成し、層間絶縁膜２３を
パターニングしてマーク用孔２０Ｍを形成する。このと
き、マーク用孔２０Ｍとコンタクトホールとを同時に形
成する場合であっても、ポリシリコン層１１がエッチン
グ・ストッパとして作用するので、マーク用孔２０Ｍが
過剰に深く形成されるのを防ぐことができる。なお、各
層間絶縁膜２１〜２３の形成の際、必要に応じて各層間
絶縁膜２１〜２３をＣＭＰ法等で以て平坦化する。
【００９０】その後、実施の形態１に係る製造方法等と
同様にして、金属層３７Ｍ及び層間絶縁膜４Ａ（図２参
照）を形成する。そして、層間絶縁膜４ＡをＣＭＰ法に
より平坦化研磨して、層間絶縁膜４を形成する。以上の
工程により、図９の半導体装置１０４が完成する。
【００９１】上述のように、半導体装置１０４のマーク
用孔２０Ｍは、層間絶縁膜２０の表面２３Ｓから、当該
表面２３Ｓに最も近いポリシリコン層１１に至る領域に
形成されている。このため、マーク用孔２０Ｍは上記表
面２３Ｓから基板１へ至る上記コンタクトホールやかか
るコンタクトホールと同様の深さを有するマーク用孔よ
りも浅い。従って、層間絶縁膜４Ａに凹部（図１９の凹
部４ＭＡＰを参照）が形成されるのを抑制することがで
きるので、従来の半導体装置１０１Ｐにおいて生じるス
ラリーの残留・飛散を抑制することができる。その結
果、残留・飛散したスラリーによって引き起こされる例
えば配線の断線等の不具合を有さず、信頼性の高い半導
体装置１０４を提供することができる。
【００９２】ここでは、層間絶縁膜２０内に２層のポリ
シリコン層１０，１１が配置される場合を説明したが、
かかるポリシリコン層は３層以上であっても構わない。
このとき、ポリシリコン層の層数は多いほど効果的であ
る。なぜならば、例えば層間絶縁膜をＢＰＳＧ（Boro P
hospho Silicate Glass）膜をリフロー形成する場合、
ポリシリコン層の層数が多いほどポリシリコン層上の層
間絶縁膜をより薄くすることができるからである。即
ち、マーク用孔をより浅くすることができるからであ
る。
【００９３】また、ポリシリコン層１０，１１の代わり
に、アルミニウム合金や高融点金属等の他の材料で以て
下地層を形成しても良い。これらの場合においても上述
の効果を得ることができる。
【００９４】＜実施の形態５＞図１０に実施の形態５に
係る半導体装置１０５を説明するための模式的な縦断面
図を示す。図１０に示すように、半導体装置１０５で
は、マーク用孔２Ｍは、既述の金属層７Ｍ（図１参照）
と同様の材料から成る金属層７Ｍ４によって、層間絶縁
膜２の表面２Ｓ付近まで充填されている。また、マーク
用孔２Ｍを覆うように、層間絶縁膜２の表面２Ｓ上に、
既述の金属層３Ｍ（図１参照）と同様の材料から成る金
属層３Ｍ２が形成されている。
【００９５】上述の金属層７Ｍ４は、例えばＣＶＤ法を
用いてマーク用孔２Ｍを充填しうる程度の十分な厚さの
タングステンを堆積し、これをエッチバックして形成す
る。なお、上述のＣＶＤ法により堆積したタングステン
層をＣＭＰ法により研磨することにより、金属層７Ｍ４
を形成しても良い。また、いわゆるタングステン（Ｗ）
選択成長法を用いて金属層７Ｍ４を形成しても構わな
い。
【００９６】続いて、既述の金属層３Ｍの形成方法と同
様にして、所定の金属材料を堆積及びパターニングして
金属層３Ｍ２を形成する。なお、金属層３Ｍ２は、層間
絶縁膜２上の配線の形成と同時に形成可能である。
【００９７】その後、既述の形成方法と同様にして層間
絶縁膜４Ａ（図２参照）を形成し、これをＣＭＰ法によ
り平坦化研磨する。これにより、層間絶縁膜４が得ら
れ、半導体装置１０５が完成する。
【００９８】上述のように、マーク用孔２Ｍは、マーク
用孔２Ｍの開口部付近まで金属層７Ｍ４が充填されてい
るので、層間絶縁膜２の表面２Ｓ側の全体が平坦化され
ている。このため、かかる金属層７Ｍ４がマーク用孔２
Ｍの開口部付近まで充填されていない場合と比較して、
層間絶縁膜４Ａに凹部（図１９の凹部４ＭＡＰを参照）
が形成されるのを抑制することができるので、スラリー
の残留・飛散を抑制することができる。その結果、残留
・飛散したスラリーによって引き起こされる例えば配線
の断線等の不具合を有さず、信頼性の高い半導体装置１
０５を提供することができる。
【００９９】＜実施の形態６＞図１１及び図１２に実施
の形態６に係る半導体装置１０６を説明するための模式
的な縦断面図及び横断面図を示す。なお、図１１中のＩ
−Ｉ線における横断面図が図１２にあたり、図１２中の
ＩＩ−ＩＩ線における縦断面図が図１１にあたる。
【０１００】図１１及び図１２に示すように、半導体装
置１０６では、既述のマーク用孔２Ｍが、それぞれが層
間絶縁膜２の表面２Ｓに開口部を有して層間絶縁膜２内
に形成された複数（ここでは４個）の溝状のマーク用孔
２Ｍ２から成る。換言すれば、マーク用孔２Ｍが複数の
マーク用孔２Ｍ２に分割されている。
【０１０１】そして、各マーク用孔２Ｍ２は、既述の金
属層７Ｍ（図１参照）と同様の材料から成る金属層７Ｍ
２によって、層間絶縁膜２の表面２Ｓ付近まで充填され
ている。また、マーク用孔２Ｍを覆って既述の金属層３
Ｍ２が形成されている。
【０１０２】次に、半導体装置１０６の製造方法を説明
する。まず、既述の形成方法と同様にして層間絶縁膜２
を形成する。そして、既述のマーク用孔２Ｍに代えて、
層間絶縁膜２に複数のマーク用孔２Ｍ２をパターニング
する。
【０１０３】次に、既述の金属層７Ｍの形成方法と同様
にして、所定の金属材料を堆積及びエッチバックして金
属層７Ｍ２を形成する。このとき、各マーク用孔２Ｍ２
はマーク用孔２Ｍよりも小さいので、図１のサイドウォ
ール・スペーサ状の金属層７Ｍとは異なり、金属層７Ｍ
２は各マーク用孔２Ｍ２を充填する。なお、金属層７Ｍ
２はコンタクトホール内のプラグの形成と同時に形成可
能である。
【０１０４】続いて、既述の金属層３Ｍの形成方法と同
様にして、所定の金属材料を堆積及びパターニングして
金属層３Ｍ２を形成する。なお、金属層３Ｍ２は、層間
絶縁膜２上の配線の形成と同時に形成可能である。
【０１０５】その後、既述の形成方法と同様にして層間
絶縁膜４Ａ（図２参照）を形成し、これをＣＭＰ法によ
り平坦化研磨する。これにより、層間絶縁膜４が得ら
れ、半導体装置１０６が完成する。
【０１０６】上述のように、半導体装置１０６では、既
述のマーク用孔２Ｍが複数のマーク用孔２Ｍ２に分割さ
れている。しかも、各マーク用孔２Ｍ２は金属層７Ｍ２
によって層間絶縁膜２の表面２Ｓ付近まで充填されてお
り、層間絶縁膜２の表面２Ｓ側の全体が、更には層間絶
縁膜４の表面４Ｓ側の全体が平坦化されている。従っ
て、層間絶縁膜４Ａに凹部（図１９の凹部４ＭＡＰを参
照）が形成されるのを抑制することができるので、スラ
リーの残留・飛散を抑制することができる。その結果、
残留・飛散したスラリーによって引き起こされる例えば
配線の断線等の不具合を有さず、信頼性の高い半導体装
置１０６を提供することができる。
【０１０７】特に、基板１の主面１Ｓの上方からマーク
用孔２Ｍ２を見た場合におけるマーク用孔２Ｍ２の寸法
を略１μｍ未満とすることにより、上述の効果を顕著に
得ることができる。かかる寸法設定のとき、マーク用孔
２Ｍ２内へ金属層７Ｍ２を形成する工程と、（マーク用
孔２Ｍと同程度以下の）コンタクトホール内にプラグを
充填する工程とを同時に実施した場合であっても、容易
に且つ不必要に形成時間を費やすことなく金属層７Ｍ２
をマーク用孔２Ｍ２の開口部付近まで充填することがで
きる。
【０１０８】また、マーク用孔２Ｍ２の寸法をコンタク
トホールと同程度以上に設定することにより、マーク用
孔２Ｍ２をコンタクトホールの形成技術を適用して形成
することができる。即ち、マーク用孔２Ｍ２の形成のた
めに別途のプロセスを用いることなく、マーク用孔２Ｍ
２とコンタクトホールとを同時に形成することができ
る。
【０１０９】また、マーク用孔２Ｍが複数のマーク用孔
２Ｍ２に分割されているので、既述の図１０の半導体装
置１０５と比較して、金属層７Ｍ２を成す材料を少なく
することができるし、金属層７Ｍ２の形成時間を短くす
ることができる。これにより、半導体装置のコストを削
減することができる。
【０１１０】ところで、マーク用孔２Ｍ２自体が比較的
に小さい場合には、各マーク用孔２Ｍ２内に金属層７Ｍ
２が充填されていなくとも、各層間絶縁膜２，４の各表
面２Ｓ，４Ｓ側の全体を一定程度に平坦化することは可
能である。逆に言えば、複数のマーク用孔２Ｍ２の少な
くとも１つの孔内に金属層７Ｍ２が配置されることによ
って、上述の平坦化、従って上述の凹部の抑制効果をよ
り確実に得ることができる。特に、金属層７Ｍ２をマー
ク用孔２Ｍ２の開口部付近まで充填することによって、
及び／又は、複数のマーク用孔２Ｍ２の全てに金属層７
Ｍ２を配置することによって、上述の凹部の抑制効果が
より顕著に得られる。
【０１１１】なお、半導体装置１０６の変形例としての
以下の半導体装置によっても同様の効果を得ることがで
きる。
【０１１２】まず、図１３の横断面図に示す半導体装置
１０６Ｂのように、溝状の各マーク用孔２Ｍ２を図１２
のそれとは直交する方向に形成しても良い。
【０１１３】また、図１４の横断面図に示す半導体装置
１０６Ｃのように、既述のマーク用孔２Ｍを、それぞれ
が層間絶縁膜２の表面２Ｓに開口部を有し、マトリクス
状に配置された複数（ここでは４×４個）の柱状のマー
ク用孔２Ｍ３で以て構成しても構わない。各マーク用孔
２Ｍ３内には、上述の金属層７Ｍ２と同様の金属層７Ｍ
３が配置されている。
【０１１４】このとき、基板１の主面１Ｓの上方からマ
ーク用孔２Ｍ３を見た場合におけるマーク用孔２Ｍ３の
寸法を略１μｍ未満とすることにより、マーク用孔２Ｍ
２がそのような寸法設定により奏する上述の効果を得る
ことができる。
【０１１５】また、図１５の横断面図に示す半導体装置
１０６Ｄのように、各マーク用孔２Ｍ３の配列を図１４
の半導体装置１０６Ｃとは違えても良い。即ち、隣接す
る各列（紙面に向かって縦方向）間で行方向（紙面に向
かって横方向）にマーク用孔２Ｍ３が隣接しないよう
に、マーク用孔２Ｍ３を配置しても構わない。
【０１１６】更に、溝状のマーク用孔２Ｍ２と柱状のマ
ーク用孔２Ｍ３とを組み合わせても良い。
【０１１７】＜実施の形態７＞図１６に実施の形態７に
係る半導体装置１０７を説明するための模式的な縦断面
図を示す。
【０１１８】図１６に示すように、半導体装置１０７
は、既述の金属層３７Ｍ（図１参照）に代えて金属層３
７Ｍ３を備える。詳細には、金属層３７Ｍ３は基本的に
金属層３Ｍと同様の形状を有するが、マーク用孔２Ｍの
開口部付近の部分は当該開口部を狭めるように突出した
庇形状をなしている。なお、金属層３７Ｍ３は、既述の
金属層７Ｍと、当該金属層７Ｍ以外の部分の金属層３Ｍ
３とを含み、金属層３Ｍ３が上述の庇形状を有する。
【０１１９】かかる形状の金属層３Ｍ３（又は３７Ｍ
３）は例えば高温スパッタ法やリフロースパッタ法等に
より形成可能である。なお、金属層３７Ｍ３の庇形状に
起因して、層間絶縁膜４にボイド１５が形成される場合
がある。
【０１２０】半導体装置１０７によれば、金属層３７Ｍ
３の庇形状によってマーク用孔２Ｍの開口部が狭められ
ている。このため、既述の金属層３７Ｍのように庇形状
を有さない場合と比較して、層間絶縁膜４Ａに凹部（図
１９の凹部４ＭＡＰを参照）が形成されるのを抑制する
ことができるので、スラリーの残留・飛散を抑制するこ
とができる。その結果、残留・飛散したスラリーによっ
て引き起こされる例えば配線の断線等の不具合を有さ
ず、信頼性の高い半導体装置１０７を提供することがで
きる。
【０１２１】＜まとめ＞上述の各半導体装置１０１等が
奏する効果は、基板１の主面１Ｓの上方からマーク用孔
２Ｍ，２０Ｍを見た場合のマーク用孔２Ｍ，２０Ｍの寸
法が、従来の半導体装置１０１Ｐでは上記凹部が生じや
すい略１μｍ以上である場合に顕著である。
【０１２２】なお、上述の説明では基板１の主面１Ｓ上
に層間絶縁膜２，２０が形成されている場合を説明した
が、例えば図９に示す半導体装置１０４の層間絶縁膜４
上に更に層間絶縁膜２０，ポリシリコン層１０，１１，
マーク用孔２０Ｍ及び金属層３７Ｍ等に相当する各層が
形成される場合には、図９の状態の半導体装置１０４を
「基板」として捉えることができる。
【０１２３】また、上述の説明ではマーク用孔２Ｍ，２
０Ｍの開口部が４角形の場合を説明したが、マーク用孔
の開口部が例えば「＋」字型等であっても上述の説明は
妥当である。
【０１２４】
【発明の効果】（１）請求項１に係る発明によれば、マ
スク用孔が層間絶縁膜の表面から基板の主面にまで至る
場合と比較して、マーク用孔を浅くできる。このため、
マーク用孔を覆って更なる層間絶縁膜が形成された場合
であっても、当該更なる層間絶縁膜のマーク用孔の上方
に凹部が形成されるのを抑制することができる。従っ
て、上記更なる層間絶縁膜をＣＭＰ法で研磨することに
よるスラリーの残留・飛散を抑制することができる。そ
の結果、残留・飛散したスラリーによって引き起こされ
る例えば配線の断線等の不具合を有さず、信頼性の高い
半導体装置を提供することができる。
【０１２５】（２）請求項２に係る発明によれば、マー
ク用孔はそれぞれの寸法が略１μｍ未満の複数の孔を含
む。このため、マーク用孔を覆って更なる層間絶縁膜が
形成された場合であっても、当該更なる層間絶縁膜の上
記各孔の上方に凹部が形成されるのを抑制することがで
きる。従って、上記更なる層間絶縁膜をＣＭＰ法で研磨
することによるスラリーの残留・飛散を抑制することが
できる。その結果、残留・飛散したスラリーによって引
き起こされる例えば配線の断線等の不具合を有さず、信
頼性の高い半導体装置を提供することができる。
【０１２６】（３）請求項３に係る発明によれば、複数
の孔の少なくとも１つの孔内に金属層が配置されている
ので、上述の凹部の形成をより確実に抑制することがで
きる。従って、上記（２）の効果をより確実に得ること
ができる。特に、金属層を上記孔の開口部付近まで充填
することによって、及び／又は、複数の孔の全てに金属
層を配置することによって、層間絶縁膜の表面側の全体
を平坦化することができるので、かかる効果をより顕著
に得ることができる。
【０１２７】このとき、複数の孔はそれぞれ略１μｍ未
満であるので、当該複数の孔内へ金属層を形成する工程
と、層間絶縁膜内に形成された、マーク用孔よりも小さ
い他の孔（例えばコンタクトホール等）内に金属層（い
わゆるプラグ）を充填する工程とを同時に実施した場合
であっても、容易に且つ不必要に形成時間を費やすこと
なく上記複数の孔の開口部付近まで金属層を充填するこ
とができる。
【０１２８】更に、マーク用孔がいわば複数の孔に分割
されているので、分割されずに広いままのマーク用孔の
場合と比較して、金属層を成す材料を少なくすることが
できるし、金属層の形成時間を短くすることができる。
これにより、低コストの半導体装置を提供することがで
きる。
【０１２９】（４）請求項４に係る発明によれば、複数
の孔が溝状の孔と柱状の孔との少なくとも一方を含む場
合において上記（２）又は（３）の効果を得ることがで
きる。
【０１３０】（５）請求項５に係る発明によれば、マー
ク用孔内に、マーク用孔の開口部付近まで金属層が充填
されているので、層間絶縁膜の表面側の全体を平坦化す
ることができる。このため、マーク用孔を覆って更なる
層間絶縁膜が形成された場合であっても、当該更なる層
間絶縁膜のマーク用孔の上方に凹部が形成されるのを抑
制することができる。従って、上記更なる層間絶縁膜を
ＣＭＰ法で研磨することによるスラリーの残留・飛散を
抑制することができる。その結果、残留・飛散したスラ
リーによって引き起こされる例えば配線の断線等の不具
合を有さず、信頼性の高い半導体装置を提供することが
できる。
【０１３１】（６）請求項６に係る発明によれば、金属
層の庇形状によってマーク用孔の開口部が狭められてい
る。このため、マーク用孔を覆って更なる層間絶縁膜が
形成された場合であっても、当該更なる層間絶縁膜のマ
ーク用孔の上方に凹部が形成されるのを抑制することが
できる。従って、上記更なる層間絶縁膜をＣＭＰ法で研
磨することによるスラリーの残留・飛散を抑制すること
ができる。その結果、残留・飛散したスラリーによって
引き起こされる例えば配線の断線等の不具合を有さず、
信頼性の高い半導体装置を提供することができる。
【０１３２】（７）請求項７に係る発明によれば、第２
の層間絶縁膜の凹部内に誘電体層が配置されている。こ
のため、当該誘電体層を有さない場合と比較して、その
誘電体層の分だけ凹部が狭められている。従って、第２
の層間絶縁膜をＣＭＰ法で研磨することによるスラリー
の残留・飛散を抑制することができる。その結果、残留
・飛散したスラリーによって引き起こされる例えば配線
の断線等の不具合を有さず、信頼性の高い半導体装置を
提供することができる。
【０１３３】（８）請求項８に係る発明によれば、第２
の層間絶縁膜の凹部は、第２の層間絶縁膜の表面付近ま
で誘電体層で充填されている。従って、上記（７）の効
果をより確実に得ることができる。
【０１３４】（９）請求項９に係る発明によれば、誘電
体層が凹部の少なくとも内表面上に配置されている。こ
のため、その誘電体層の分だけ、凹部、特に、凹部の開
口部が狭められている。従って、上記（７）と同様の効
果を得ることができる。
【０１３５】（１０）請求項１０に係る発明によれば、
誘電体層は、第２の層間絶縁膜と比較して、ＣＭＰ法で
用いられるスラリーが付着しにくい材料から成る。この
ため、上記（７）乃至（８）のいずれかの効果をより確
実に得ることができる。
【０１３６】（１１）請求項１１に係る発明によれば、
略１μｍ以上という比較的に大きいマーク用孔に対して
上記（１）乃至（１０）のいずれかの効果を得ることが
できる。
【０１３７】（１２）請求項１２に係る発明によれば、
工程（ｃ）の後に、第２の層間絶縁膜をＣＭＰ法により
研磨する。このため、たとえ第２の層間絶縁膜の表面に
凹部がある場合であっても、当該凹部を誘電体層で埋め
込んだ上で上述の研磨を行うことができる。従って、第
２の層間絶縁膜をＣＭＰ法で研磨することによるスラリ
ーの残留・飛散を抑制することができる。その結果、残
留・飛散したスラリーによって引き起こされる例えば配
線の断線等の不具合を有さず、信頼性の高い半導体装置
を製造することができる。
【０１３８】（１３）請求項１３に係る発明によれば、
工程（ｅ）において、工程（ｄ）の終了後に残存してい
る誘電体層を除去する。このため、たとえ誘電体層にス
ラリーが付着・残留していても、当該誘電体層の除去時
にかかるスラリーをも除去することができる。従って、
上記（１２）の効果をより確実に得ることができる。
【０１３９】（１４）請求項１４に係る発明によれば、
誘電体層は、第２の層間絶縁膜と比較して、ＣＭＰ法で
用いられるスラリーが付着しにくい材料から成る。この
ため、上記（１２）又は（１３）の効果をより確実に得
ることができる。
【０１４０】（１５）請求項１５に係る発明によれば、
略１μｍ以上という比較的に大きいマーク用孔に対して
上記（１２）乃至（１４）のいずれかの効果を得ること
ができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置を説明するた
めの模式的な縦断面図である。
【図２】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
【図４】 実施の形態２に係る半導体装置を説明するた
めの模式的な縦断面図である。
【図５】 実施の形態２に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
【図６】 実施の形態２に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
【図７】 実施の形態３に係る半導体装置を説明するた
めの模式的な縦断面図である。
【図８】 実施の形態３に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
【図９】 実施の形態４に係る半導体装置を説明するた
めの模式的な縦断面図である。
【図１０】 実施の形態５に係る半導体装置を説明する
ための模式的な縦断面図である。
【図１１】 実施の形態６に係る半導体装置を説明する
ための模式的な縦断面図である。
【図１２】 実施の形態６に係る半導体装置を説明する
ための模式的な横断面図である。
【図１３】 実施の形態６に係る第２の半導体装置を説
明するための模式的な横断面図である。
【図１４】 実施の形態６に係る第３の半導体装置を説
明するための模式的な横断面図である。
【図１５】 実施の形態６に係る第４の半導体装置を説
明するための模式的な横断面図である。
【図１６】 実施の形態７に係る半導体装置を説明する
ための模式的な縦断面図である。
【図１７】 従来の半導体装置を説明するための縦断面
図である。
【図１８】 従来の半導体装置の製造方法を説明するた
めの縦断面図である。
【図１９】 従来の半導体装置の製造方法を説明するた
めの縦断面図である。
【図２０】 従来の半導体装置の製造方法を説明するた
めの縦断面図である。
【図２１】 従来の半導体装置の製造方法を説明するた
めの縦断面図である。
【符号の説明】
１ 基板、１Ｓ 主面、２，２０〜２３ （第１の）層
間絶縁膜、２Ｍ，２Ｍ２，２Ｍ３，２０Ｍ マーク用
孔、２Ｓ，４Ｓ，４ＡＳ，２１Ｓ，２２Ｓ，２３Ｓ 表
面、３Ｍ，３Ｍ２，３Ｍ３，７Ｍ，７Ｍ２，７Ｍ３，７
Ｍ４，３７Ｍ，３７Ｍ３ 金属層、４，４Ａ （第２
の）層間絶縁膜、４Ｍ，４ＭＡ 凹部、１０，１１ ポ
リシリコン層（下地層）、１２，１２Ａ，１３Ａ，１３
Ｂ，１４，１４Ａ 誘電体層、１０１〜１０７，１０６
Ｂ，１０６Ｃ，１０６Ｄ 半導体装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 貴司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH08 HH19 PP06 PP18 QQ13 QQ31 QQ37 QQ48 RR04 RR09 SS15 SS22 5F045 AA08 AB32 AF03 CB05 CB10 DC52 EB20 GH10 HA12

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する基板と、 前記基板の前記主面上に配置された層間絶縁膜と、 それぞれが前記層間絶縁膜内において前記層間絶縁膜の
    厚さ方向に重ねて配置される一方で互いには接しない少
    なくとも２層の下地層と、 前記層間絶縁膜の前記基板とは反対側の表面から前記層
    間絶縁膜の前記表面に最も近い前記下地層に至って前記
    絶縁膜内に形成されたマーク用孔とを備えることを特徴
    とする、半導体装置。
  2. 【請求項２】 主面を有する基板と、 前記基板の前記主面上に配置された層間絶縁膜と、 前記基板の前記主面の上方から見た場合におけるそれぞ
    れの寸法が略１μｍ未満であって、それぞれが前記層間
    絶縁膜の表面に開口部を有して前記層間絶縁膜内に形成
    された、複数の孔を含むマーク用孔とを備えることを特
    徴とする、半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置であって、 前記複数の孔の少なくとも１つの孔内に配置された金属
    層を更に備えることを特徴とする、半導体装置。
  4. 【請求項４】 請求項２又は３に記載の半導体装置であ
    って、 前記複数の孔は、溝状の孔と柱状の孔との少なくとも一
    方を含むことを特徴とする、半導体装置。
  5. 【請求項５】 主面を有する基板と、 前記基板の前記主面上に配置された層間絶縁膜と、 前記層間絶縁膜の前記基板とは反対側の表面に開口部を
    有して前記層間絶縁膜内に形成されたマーク用孔と、 前記マーク用孔に前記マーク用孔の前記開口部付近まで
    充填された金属層とを備えることを特徴とする、半導体
    装置。
  6. 【請求項６】 主面を有する基板と、 前記基板の前記主面上に配置された層間絶縁膜と、 前記層間絶縁膜の前記基板とは反対側の表面に開口部を
    有して前記層間絶縁膜内に形成されたマーク用孔と、 前記マーク用孔内に配置されており、前記マーク用孔の
    前記開口部付近の部分が前記開口部を狭めるように突出
    した庇形状を成している金属層とを備えることを特徴と
    する、半導体装置。
  7. 【請求項７】 主面を有する基板と、 前記基板の前記主面上に配置された第１の層間絶縁膜
    と、 前記第１の層間絶縁膜の前記基板とは反対側の表面に開
    口部を有して前記層間絶縁膜内に形成されたマーク用孔
    と、 前記マーク用孔を覆って配置されており、前記マーク用
    孔の上方において前記基板とは反対側の表面に開口した
    凹部を有する第２の層間絶縁膜と、 前記第２の層間絶縁膜の前記凹部内に配置された誘電体
    層とを備えることを特徴とする、半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置であって、 前記第２の層間絶縁膜の前記凹部は、前記第２の層間絶
    縁膜の前記表面付近まで前記誘電体層で充填されている
    ことを特徴とする、半導体装置。
  9. 【請求項９】 請求項７に記載の半導体装置であって、 前記誘電体層は、前記第２の層間絶縁膜の前記凹部の少
    なくとも内表面上に配置されていることを特徴とする、
    半導体装置。
  10. 【請求項１０】 請求項７乃至９のいずれかに記載の半
    導体装置であって、 前記誘電体層は、前記第２の層間絶縁膜と比較して、Ｃ
    ＭＰ法で用いられるスラリーが付着しにくい材料から成
    ることを特徴とする、半導体装置。
  11. 【請求項１１】 請求項１乃至１０のいずれかに記載の
    半導体装置であって、 前記基板の前記主面の上方から前記マーク用孔を見た場
    合における、前記マーク用孔の寸法が略１μｍ以上であ
    ることを特徴とする、半導体装置。
  12. 【請求項１２】 （ａ）基板の主面上に、前記基板とは
    反対側の表面に開口されたマーク用孔を有して第１の層
    間絶縁膜を形成する工程と、 （ｂ）前記マーク用孔を覆って第２の層間絶縁膜を形成
    する工程と、 （ｃ）前記第２の層間絶縁膜上に誘電体層を形成する工
    程と、 （ｄ）前記工程（ｃ）の後に、前記第２の層間絶縁膜を
    ＣＭＰ法により研磨する工程とを備えることを特徴とす
    る、半導体装置の製造方法。
  13. 【請求項１３】 請求項１２に記載の半導体装置の製造
    方法であって、 （ｅ）前記工程（ｄ）の終了後に残存している前記誘電
    体層を除去する工程を更に備えることを特徴とする、半
    導体装置の製造方法。
  14. 【請求項１４】 請求項１２又は１３に記載の半導体装
    置の製造方法であって、 前記誘電体層は、前記第２の層間絶縁膜と比較して、前
    記ＣＭＰ法で用いられるスラリーが付着しにくい材料か
    ら成ることを特徴とする、半導体装置の製造方法。
  15. 【請求項１５】 請求項１２乃至１４のいずれかに記載
    の半導体装置の製造方法であって、 前記基板の前記主面の上方から前記マーク用孔を見た場
    合における、前記マーク用孔の寸法が略１μｍ以上であ
    ることを特徴とする、半導体装置の製造方法。
JP2000020309A 2000-01-28 2000-01-28 半導体装置及び半導体装置の製造方法 Pending JP2001210645A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000020309A JP2001210645A (ja) 2000-01-28 2000-01-28 半導体装置及び半導体装置の製造方法
US09/620,555 US6677682B1 (en) 2000-01-28 2000-07-20 Multilayer interconnection structure including an alignment mark
DE10046915A DE10046915A1 (de) 2000-01-28 2000-09-21 Halbleitervorrichtung und Verfahren zum Herstellen derselben
KR10-2000-0056006A KR100388765B1 (ko) 2000-01-28 2000-09-23 반도체 장치 및 반도체 장치의 제조 방법
CNB001290215A CN1191630C (zh) 2000-01-28 2000-09-25 半导体装置及半导体装置的制造方法
TW089119729A TW499713B (en) 2000-01-28 2000-09-25 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000020309A JP2001210645A (ja) 2000-01-28 2000-01-28 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001210645A true JP2001210645A (ja) 2001-08-03

Family

ID=18546888

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000020309A Pending JP2001210645A (ja) 2000-01-28 2000-01-28 半導体装置及び半導体装置の製造方法

Country Status (6)

Country Link
US (1) US6677682B1 (ja)
JP (1) JP2001210645A (ja)
KR (1) KR100388765B1 (ja)
CN (1) CN1191630C (ja)
DE (1) DE10046915A1 (ja)
TW (1) TW499713B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471061A (zh) * 2021-06-30 2021-10-01 颀中科技（苏州）有限公司 晶圆表面介电层的制备方法、晶圆结构及凸块的成型方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519721B2 (ja) * 2002-07-01 2004-04-19 沖電気工業株式会社 半導体装置の合わせマーク
DE10310716B4 (de) * 2002-12-23 2005-07-28 Infineon Technologies Ag Verfahren zur Herstellung von Justiermarken auf Halbleiterscheiben
KR20060009249A (ko) * 2003-04-08 2006-01-31 에이오티아이 오퍼레이팅 컴퍼니 인코포레이티드 오버레이 측정 마크
JP2006287036A (ja) * 2005-04-01 2006-10-19 Seiko Epson Corp 半導体装置の合わせマーク、ならびに半導体装置
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
JP2013047699A (ja) * 2009-12-22 2013-03-07 Sharp Corp 表示パネルの製造方法
JP5542543B2 (ja) * 2010-06-28 2014-07-09 株式会社東芝 半導体装置の製造方法
CN104465492B (zh) * 2013-09-23 2018-03-16 中芯国际集成电路制造(上海)有限公司 穿透硅通孔结构的形成方法以及集成电路制造方法
KR20150091895A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US10811360B2 (en) * 2015-09-01 2020-10-20 Toshiba Memory Corporation Semiconductor device, method for manufacturing semiconductor device and alignment mark
JP6937724B2 (ja) * 2018-06-21 2021-09-22 三菱電機株式会社 半導体装置およびその製造方法
US10847471B2 (en) 2018-07-17 2020-11-24 Intel Corporation Dielectric filler material in conductive material that functions as fiducial for an electronic device
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001871A (en) * 1968-06-17 1977-01-04 Nippon Electric Company, Ltd. Semiconductor device
US3641402A (en) * 1969-12-30 1972-02-08 Ibm Semiconductor device with beta tantalum-gold composite conductor metallurgy
US4920403A (en) * 1989-04-17 1990-04-24 Hughes Aircraft Company Selective tungsten interconnection for yield enhancement
US5795495A (en) 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
JPH09199588A (ja) 1996-01-17 1997-07-31 Toshiba Corp 半導体装置の製造方法
JP3572555B2 (ja) 1996-02-23 2004-10-06 富士通株式会社 アライメント・マークの形成方法
KR19980016862A (ko) * 1996-08-29 1998-06-05 김광호 보이드를 방지하기 위한 층간 절연막 평탄화 방법
US5786260A (en) * 1996-12-16 1998-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a readable alignment mark structure using enhanced chemical mechanical polishing
JP2923912B2 (ja) * 1996-12-25 1999-07-26 日本電気株式会社 半導体装置
JP2947196B2 (ja) * 1997-01-23 1999-09-13 日本電気株式会社 半導体基板および半導体装置の製造方法
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US5952241A (en) * 1997-09-03 1999-09-14 Vlsi Technology, Inc. Method and apparatus for improving alignment for metal masking in conjuction with oxide and tungsten CMP
US5946583A (en) * 1997-11-18 1999-08-31 Winbond Electronics Corporation Method for preventing alignment marks from disappearing after chemical mechanical polishing
US6215129B1 (en) * 1997-12-01 2001-04-10 Vsli Technology, Inc. Via alignment, etch completion, and critical dimension measurement method and structure
US5985764A (en) * 1997-12-22 1999-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Layer independent alignment system
KR100260512B1 (ko) * 1998-03-04 2000-08-01 김규현 층간 절연막 평탄화 방법
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6290631B2 (en) * 1999-01-25 2001-09-18 United Microelectronics Corp. Method for restoring an alignment mark after planarization of a dielectric layer
US6136662A (en) * 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2001022097A (ja) * 1999-07-06 2001-01-26 Mitsubishi Electric Corp 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
US6271602B1 (en) * 1999-08-31 2001-08-07 Advanced Micro Devices, Inc. Method for reducing the susceptibility to chemical-mechanical polishing damage of an alignment mark formed in a semiconductor substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471061A (zh) * 2021-06-30 2021-10-01 颀中科技（苏州）有限公司 晶圆表面介电层的制备方法、晶圆结构及凸块的成型方法

Also Published As

Publication number Publication date
CN1191630C (zh) 2005-03-02
DE10046915A1 (de) 2001-08-09
CN1307364A (zh) 2001-08-08
KR100388765B1 (ko) 2003-06-25
TW499713B (en) 2002-08-21
KR20010077876A (ko) 2001-08-20
US6677682B1 (en) 2004-01-13

Similar Documents

Publication Publication Date Title
US20080318392A1 (en) Shallow trench isolation structure and method for forming the same
US9263452B2 (en) Reservoir capacitor of semiconductor device
KR100695513B1 (ko) 반도체 소자의 제조방법
JP2006303488A (ja) 微細コンタクトを備える半導体素子及びその製造方法
US20160218062A1 (en) Thin film resistor integration in copper damascene metallization
JP2001210645A (ja) 半導体装置及び半導体装置の製造方法
US8105497B2 (en) Method for fabricating cylinder type capacitor
JP2004080029A (ja) ダマシン配線を利用した半導体素子の製造方法
JP2001015594A (ja) 半導体装置の多層金属配線の形成方法
JP3902507B2 (ja) 半導体素子のリペアヒューズ開口方法
JP3111977B2 (ja) 半導体装置の製造方法
KR20110136473A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20110309435A1 (en) Buried gate semiconductor device and method of manufacturing the same
TW200910520A (en) Method for forming contact in semiconductor device
JP3920590B2 (ja) 半導体装置の製造方法
US20060148275A1 (en) Method of forming an alignment mark and manufacturing a semiconductor device using the same
US20010039114A1 (en) Method Of Forming Contact Or Wiring In Semiconductor Device
JPH10335459A (ja) 半導体装置およびその製造方法
JP2003249572A (ja) 半導体装置の製造方法及び半導体装置
KR101057196B1 (ko) 반도체 소자의 비트라인 형성방법
JP2004304141A (ja) 自己整合コンタクト用側壁スペーサ構造物及びこれの製造方法
JP3317399B2 (ja) 半導体装置の製造方法
EP2584598B1 (en) Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device
CN112864003B (zh) 降低表面缺陷影响的刻蚀方法
TWI744059B (zh) 半導體裝置的形成方法