JP2004304141A - 自己整合コンタクト用側壁スペーサ構造物及びこれの製造方法 - Google Patents

Abstract

【課題】 半導体基板上に互いに隣接する導電性パターンを提供すること。
【解決手段】 各導電性パターンは導電性ライン及びキャッピング膜を備える。第１スペーサ形成膜７０が隣接する導電性パターン間に形成される。第１スペーサ形成膜７０はキャッピング膜の上面と導電性ラインの底面間に形成される。第２スペーサ形成膜８０が導電性パターン上に形成される。第１層間絶縁膜が第２スペーサ形成膜８０上に形成される。第１層間絶縁膜に開口９２が形成され、第１スペーサ形成膜７０の一部まで拡張される。第２スペーサ形成膜８０をエッチングマスクに使用して第１スペーサ形成膜７０の一部をエッチングして、導電性パターンの側壁上に単一膜スペーサがコンタクトホールと同時に形成される。
【選択図】図１１

Description

本発明は半導体装置に関するものであり、より詳細には、自己整合コンタクト（ＳＡＣ；Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）応用品のためのスペーサ構造物及びこれの製造方法に関するものである。

半導体装置が高集積化されながら、半導体製造工程で適切なミスアラインメントマージン（ｍｉｓａｌｉｇｎｍｅｎｔ ｍａｒｇｉｎ）を確保することが相当に困難になった。これは、部分的にエッチング技術とフォトリソグラフィ工程の限界に起因する。例えば、キャパシタのノードコンタクトとこれに隣接するビットライン間の空間が減少することによって、電気的短絡などの問題なしに、ビットライン間にコンタクトホールを形成することが非常に困難になっている。

このような、問題を解決するために、自己整合コンタクト（ＳＡＣ）工程の利用のような多様な努力が半導体産業分野で行われている。図１から図５は通常のＳＡＣ工程を利用してストレージノードコンタクトを形成する方法の断面図である。

図１に示すように、ストレージノードコンタクトパッド１３０を有する第１層間絶縁膜１２０が半導体基板に形成される（図示せず）。第１層間絶縁膜１２０上に第２層間絶縁膜１４０が形成される。続いて、各々キャッピング膜（ｃａｐｐｉｎｇ ｌａｙｅｒ）１６０及びビットライン１５０を含むビットラインスタック１５５が第２層間絶縁膜１４０上に形成される。

図２に示すように、シリコン窒化膜１８０がビットラインスタック１５５及び第２層間絶縁膜１４０上に形成される。

続いて、図３に示すように、シリコン窒化膜１８０がエッチバックされ単一膜側壁スペーサ１８０′が形成される。

図４に示すように、単一膜側壁スペーサ１８０′が形成された後、エッチバックされた単一膜側壁スペーサ１８０′を含むビットラインスタック１５５及び第２層間絶縁膜１４０上に第３層間絶縁膜１９０が形成される。

図５に示すように、エッチバックされた単一膜側壁スペーサ１８０′をエッチングストッパーに使用して第３層間絶縁膜１９０をパターニングすることにより、通常の自己整合ストレージノードコンタクトホール２００が作られる。

しかし、図１から図５に示したように、通常のＳＡＣ工程は多くの短所を有している。例えば、単一膜側壁スペーサ１８０′が形成されるエッチバック工程中やコンタクトホール２００が形成されるエッチング工程中に、エッチングケミカルにより単一膜側壁スペーサ１８０′を過度にエッチングすることができる（薄くすることができる）。過度なエッチングによりショルダー（ｓｈｏｕｌｄｅｒ）過エッチング及び／またはショルダー弱化が示され、これはビットライン１５０とストレージノードコンタクトパッド１３０に沿って電気的短絡を発生することになる。ここで、“ショルダー”とはコンタクトホール２００により露出された単一膜側壁スペーサ１８０′の最も薄い部分を言う。

また、コンタクトホール２００の製造過程で単一膜側壁スペーサ１８０′を過度にエッチングすることができるので、単一膜側壁スペーサ１８０′の厚さを相当薄くすることができる。これは、ビットラインローディングキャパシタンス（ｌｏａｄｉｎｇ ｃａｐａｃｉｔａｎｃｅ）を増加させてメモリ装置の集積がさらに発生しないようにする。

また、高い集積密度傾向の一部として、コンタクトホールの高さは増加し、コンタクトホールの口径（ａｐｅｒｔｕｒｅ）は小さくなってアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ；幅に対する高さの比）が増加する。従って、深く狭いコンタクトホールを完全に充填することが困難になり、導電性ライン（例えば、ビットライン）間の層間誘電膜にボイドが生ずる。このようなボイドは洗浄（例えば、ウェット洗浄工程）中に膨張し、ビットライン１５０及び／または隣接するストレージノードコンタクトパッド１３０間に、短絡回路を誘発することができるブリッジ（ｂｒｉｄｇｅ）を形成することができる。

従って、ショルダー損失をさらに減少させ、エッチングマージンやショルダー幅を増加させ、ビットラインローディングキャパシタンスを減少させることができる改善された半導体製造工程を必要とする。

本発明の目的は、向上された信頼性を有する自己整合ストレージノードを備える半導体装置及びこれの製造方法を提供することにある。

上述した目的を達成するための本発明によると、互いに隣接する導電性パターンが半導体基板上に形成される。各々の導電性パターンは導電性ライン及びキャッピング膜を備える。第１スペーサ形成膜が隣接する導電性パターン間に形成される。第１スペーサ形成膜はキャッピング膜の上面と導電性ラインの底面間に形成される。第２スペーサ形成膜が導電性パターン上に形成される。第１層間絶縁膜が第２スペーサ形成膜上に形成される。第１スペーサ形成膜の一部まで拡張される開口が第１層間絶縁膜に形成される。第２スペーサ形成膜をエッチングマスクに使用して第１スペーサ形成膜の一部をエッチングし、導電性パターンの側壁上に単一膜スペーサがコンタクトホールと同時に形成される。

本発明によると、信頼性あるＳＡＣ構造物を形成することができる。例えば、前述した実施形態によりショルダー腐蝕（例えば、スペーサ損失またはキャッピング膜損失）を減少させることができ、これによりミスアラインメントまたは工程マージンを増大させることができる。

また、ビットラインローディングキャパシタンスを減少させることができる。また、第３層間絶縁膜９０が形成される前に導電性パターン５５間で第２層間絶縁膜４０上に第１スペーサ形成膜７０が形成されるので、ギャップフィルマージン（ｇａｐ ｆｉｌｌ ｍａｒｇｉｎ）が改善され、アスペクト比も相当に減少する（例えば、４：１〜２．５：１）。従って、コンタクトパッド間の望ましくない短絡も避けることができる。

さらに、半導体装備の信頼性が相当に向上される。これにより収率が改善され製造費用が減少される。

以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。

図６乃至図１１は、本発明の一実施形態による自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。

図６に示すように、通常の技術（例えば、低圧化学気相蒸着（ＬＰ−ＣＶＤ）方法または高密度プラズマ化学気相蒸着（ＨＤＰ−ＣＶＤ）方法）を利用して半導体基板１０上に望ましくは、約１０００から３０００Å程度の厚さを有する第１層間絶縁膜２０が形成される。その他に適している誘電物質、例えば、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＳＯＧ（ｓｉｌｉｃｏｎ ｏｎ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）酸化物、またはＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）などを使用して第１層間絶縁膜２０を形成することができる。

ストレージノードコンタクトと活性領域を電気的に連結するために、フォトリソグラフィ工程、エッチバック工程または化学機械的研磨（ＣＭＰ）工程などのような通常の方法を実施してストレージノードコンタクトパッド３０を第１層間絶縁膜２０に形成する。

第２層間絶縁膜４０をストレージノードコンタクトパッド３０と第１層間絶縁膜２０上に形成する。第２層間絶縁膜４０は望ましくは、約１０００から３０００Å程度の厚さを有する。第２層間絶縁膜４０はフォトリソグラフィ工程マージンを改善させるために、平坦化技術、例えば、化学機械的研磨（ＣＭＰ）工程を利用して平坦化させることが望ましい。平坦化工程が実施された後、第２層間絶縁膜４０は望ましくは約２０００Å程度の厚さを有する。

各々が側壁５２を備える導電性パターン５５が半導体基板１０の上部に形成される。各々が導電性パターン５５のような導電性ライン及びキャッピング膜６０（例えば、パターニングされたビットラインマスク膜）を備える。ビットライン５０は約４００から８００Å程度の厚さを有し、タングステンのような導電性物質で形成されることが望ましい。キャッピング膜６０は約１０００から３０００Å程度の厚さを有し、シリコン窒化物質で形成されることが望ましい。しかし、キャッピング膜６０はその他に適している絶縁物質で形成されることができる。

図７に示すように、望ましくは、第１スペーサ形成膜７０が導電性パターン５５間で第２層間絶縁膜４０上に形成される。第１スペーサ形成膜７０は相対的に誘電率が低く、低い誘電乗数を有する物質、例えば、ＬＰ−ＣＶＤ、ＢＰＳＧ、ＨＤＰまたはＣＶＤ酸化物などにより構成される。その他に適している低誘電常数を有する物質も使用することができる。第１スペーサ形成膜７０の高さは例えば、ウェットエッチング工程により決定することができる。例えば、物質膜が導電性パターン５５と第２層間絶縁膜４０上に望ましく生成され、第１スペーサ形成膜７０が作られる。形成された構造物にエッチング（例えば、ウェットエッチング）を実施して第１スペーサ形成膜７０の高さを調節する。

これにより、第１スペーサ形成膜７０の上面がキャッピング膜６０の上面６１とビットライン５０の底面５１間に形成される。第１スペーサ形成膜７０の上面７１は実質的にキャッピング膜６０の上面６１の下に位置し、ビットライン５０の底面５１から約１００から２０００Å程度上部に位置することが望ましい。一方、第１スペーサ形成膜７０の上面７１のキャッピング膜６０は、上面６１とビットライン５０の底面５１間に挿入することができる。

図８に示すように、低圧化学気相蒸着（ＬＰ−ＣＶＤ）工程のような通常の技術を利用して導電性パターン５５上に第２スペーサ形成膜８０を形成することができる。第２スペーサ形成膜８０は第１スペーサ形成膜７０を構成する物質（例えば、シリコン酸化物）に対してエッチング選択比（ｅｔｃｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ）を有する物質で形成することが望ましい。この場合、第１スペーサ形成膜７０は第２スペーサ形成膜８０より低い誘電常数（低い誘電率）を有することが望ましい。第２スペーサ形成膜８０は、例えば、シリコン窒化物により構成され、約２００から６００Å程度の厚さを有する。しかし、適切なエッチング速度と誘電常数を有するその他の適している物質を使用することができる。

図９に示すように、例えば、低圧化学気相蒸着（ＬＰ−ＣＶＤ）または高密度プラズマ化学気相蒸着（ＨＤＰ−ＣＶＤ）工程のような通常の技術を利用して第２スペーサ形成膜８０上に第３層間絶縁膜９０を形成することができる。第３層間絶縁膜９０は第２スペーサ形成膜８０に対してエッチング選択比を有することが望ましい。第３層間絶縁膜９０は第１スペーサ形成膜７０と類似する物質で形成することが望ましい。第３層間絶縁膜９０は通常の平坦化技術を利用して平坦化することができる。第２スペーサ形成膜８０をエッチングストッパーに使用して（図１４参照）、第２スペーサ形成膜８０の一部を露出させ、第３層間絶縁膜９０内に開口９２を形成する。開口９２は隣接する導電性パターン５５間に生成され、第２スペーサ形成膜８０と自己整合される。

図１０に示すように、本実施形態により露出された第２スペーサ形成膜８０の一部をエッチングまたは除去して、第１スペーサ形成膜７０の一部を露出させる（前記開口９２は第１スペーサ形成膜７０の一部まで拡張される）。

図１１に示すように、ストレージノードコンタクトホール１００が第１スペーサ形成膜７０と第２層間絶縁膜４０に形成される。ストレージノードコンタクトホール１００は（エッチングされない平坦な上端部分を有する）第２スペーサ形成膜８０をエッチングマスクに使用して、第１スペーサ形成膜７０と第２層間絶縁膜４０をエッチングして形成することができる。ストレージノードコンタクトホール１００は第２層間絶縁膜４０を通じて拡張されストレージノードコンタクトパッド３０の一部を露出させる。

前述した工程中、第２スペーサ形成膜８０をエッチングマスクに使用して第１スペーサ形成膜７０の露出部分もエッチングされるので、単一膜スペーサ８５が形成される。“単一膜”とは、導電性パターン５５の側壁上に側壁スペーサを形成する膜が、そこに積層された付加の膜がない一つの膜であるということを意味する。ストレージノードコンタクトホール１００は隣接する導電性パターン５５間に配列され、単一膜スペーサ８５と自己整合されることが望ましい。従って、単一膜スペーサ８５がストレージノードコンタクトホール１００と同時に形成される。

図４及び図５に示すように、前述した従来技術において、ＳＡＣエッチング工程は、予めエッチバックされたスペーサ１８０′から開始される。即ち、ビットラインスペーサ１８０′に第３層間絶縁膜１９０が形成される前に、またＳＡＣコンタクトホール生成工程を実施する前に、シリコン窒化膜１８０がエッチバックされ、エッチングされない平坦な部分を有するビットラインスペーサ１８０′が形成される。従って、ＳＡＣエッチング工程では十分なショルダー幅やエッチングマージンを獲得することが困難であった。だから、従来技術のビットラインスペーサ１８０′はスペーサ損失し易く、これは、例えば、ビットライン１５０とストレージノードコンタクトパッド１３０との間に偶発的な短絡を起こし得る。

一方、図８及び図９に示すように、上述した本実施形態によると、ＳＡＣエッチング工程は単一膜スペーサ８５を形成する前に開始される。即ち、エッチングされずに残留してその上端がさらに平坦であり、従来の場合よりエッジ部分がさらに厚い第２スペーサ形成膜８０の一部（例えば、上部）としてＳＡＣエッチング工程を開始する。第２スペーサ形成膜８０がストレージノードコンタクトホール１００の形成過程で始めて露出され、エッチングされない平坦な上端部分を有する構造物上にＳＡＣエッチングが実施される。このような理由で、スペーサの損失（例えば、ショルダーの減少）を相当に減少させることができる。従って、単一膜スペーサ８５はスペーサでの受容し難い損失や腐蝕の憂慮がある。これにより、導電性パターン５５とストレージノードコンタクトパッド３０間の偶発的な短絡も増加されたエッチングマージンやショルダーにより防止することができる。

本発明のまた他の実施形態によると（線形コンタクトの場合）、図９に当該する工程の間に、第２スペーサ形成膜８０の上端をさらにエッチングすることができるが、従来技術のエッジ部分より厚さが厚くなる。前述した実施形態のように、第２スペーサ形成膜８０にオーバーレイングする第３層間絶縁膜９０の形成後、スペーサの形成前にもＳＡＣエッチングは依然として始まる。この場合、単一膜スペーサ８５もストレージノードコンタクトホール１００の生成と共に形成される。

コンタクトプラグ（図示せず）がストレージノードコンタクトホール１００内に形成され、通常的な方法を利用してストレージノードコンタクトパッド３０に電気的に連結される。例えば、タングステンのような金属をストレージノードコンタクトホール１００に蒸着させることができる。金属の蒸着後、化学機械的研磨（ＣＭＰ）工程を含む平坦化段階を実施することができる。

図１２はストレージノードコンタクトホール１００の平面図を示す。図１３は図１２のＡ−Ａ′線に沿って切断したストレージノードコンタクトホール１００の断面図である。図１４は図１２のＢ−Ｂ′線に沿って切断した断面図である。

図１３に示すように、前述した方法により形成された単一膜スペーサ８５は上部８７及び下部８９を含むことができる。上部８７は下部８９と異なる物質により構成されることが望ましい。前記下部８９は例えば、シリコン酸化物を含む第１スペーサ形成膜７０から形成することが望ましく、上部８７は例えば、シリコン窒化物を含む第２スペーサ形成膜８０から形成することが望ましいからである。

従って、誘電率が高いシリコン窒化物単独のスペーサ形成とは異なり、誘電率が相対的に低い誘電物質（例えば、シリコン酸化物）と誘電率が相対的に高い物質（例えば、シリコン窒化物）の膜を結合して、導電性ライン（ローディング）寄生キャパシタンス（例えば、ビットライン寄生キャパシタンス）を実質的に減少させることができる（例えば、２５％超過）。従って、各ビットラインにさらに多いセルを添加することができるので、セルアレイ効率が増大され、これにより収率を高くすることができ、製造費用を減少させることができる。

図１３に示すように、前述した工程の結果、ストレージノードコンタクトホール１００が形成される領域に単一膜スペーサ８５が形成される。しかし、これと反対に、図１４に示すように、Ｂ−Ｂ′線が拡張される領域にはエッチングされない膜のみが存在する（即ち、単一膜スペーサが形成されない）。これはストレージノードコンタクトホール１００が形成される時及び場所で単一膜スペーサ８５を形成するためである。

従って、このような工程が半導体装置で実施されると、非セル（ｎｏｎ−ｃｅｌｌ）領域（別途に図示せず）は、図１４に示した構造のように単一膜スペーサを含まずに、一方、セル領域は前述したように単一膜スペーサ８５を含む（図１３参照）。“非セル領域”とは、メモリセルではない半導体装置領域、例えば、周辺回路領域、コア回路領域またはこれら全てを称する。

上述したように、ビットラインの側壁上にスペーサを形成することに対して説明したが、本発明はゲート電極用のような他の側壁スペーサ構造物にも適用することができる。本発明は、ＤＲＡＭ、ＳＲＡＭ及び埋め込まれた（ｅｍｂｅｄｄｅｄ）メモリのようなメモリ装置を含む多様な種類の半導体装置にも適用することができる。また、本発明は、線形コンタクトのような多様な種類のコンタクトにも適用可能である。このような線形コンタクトは、例えば、層間誘電膜上で右側角度にビットラインを交差させた線形溝を有するマスクパターンを形成して作ることもできる。線形コンタクトホールは前記技術方法を利用して層間誘電膜で形成される。線形コンタクトホールはビットラインに垂直である方向に拡張される。続いて、導電性物質が線形コンタクトホールに形成される。生成される構造物が平坦化され、個別的なストレージノードコンタクトパッドが形成される。

以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できるであろう。

従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。 従来技術による自己整合ストレージノードコンタクトの製造方法の段階を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′の方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの製造方法を説明するための断面図である。 自己整合ストレージノードコンタクトの平面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの断面図である。 本発明の一実施形態による図１２のＡ−Ａ′、Ｂ−Ｂ′方向の自己整合ストレージノードコンタクトの断面図である。

符号の説明

４０ 第２層間絶縁膜
５０ ビットライン
５１ 底面
６１ 上面
７０ 第１スペーサ形成膜
８０ 第２スペーサ形成膜
９０ 第３層間絶縁膜
９２ 開口
１２０ 第１層間絶縁膜
１３０ ストレージノードコンタクトパッド
１４０ 第２層間絶縁膜
１５０ ビットライン
１５５ ビットラインスタック
１６０ キャッピング膜
１８０ シリコン窒化膜
１９０ 第３層間絶縁膜

Claims (27)

1. 各々が導電性ライン及びキャッピング膜を備え、互いに隣接する導電性パターンを半導体基板上に形成する段階と、
   前記キャッピング膜の上面と前記導電性ラインの底面間に形成される第１スペーサ形成膜を前記隣接する導電性パターン間に形成する段階と、
   前記導電性パターン上に第２スペーサ形成膜を形成する段階と、
   前記第２スペーサ形成膜上に第１層間絶縁膜を形成する段階と、
   前記第１層間絶縁膜に前記第１スペーサ形成膜の一部まで拡張される開口を形成する段階と、
   前記第２スペーサ形成膜をエッチングマスクに使用し、前記第１スペーサ形成膜の一部をエッチングして前記導電性パターンの側壁上に単一膜スペーサを形成する段階とを含むことを特徴とする半導体装置の製造方法。
2. 前記第１スペーサ形成膜が実質的に前記キャッピング膜の上面の下に位置することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１スペーサ形成膜の上面が前記キャッピング膜の上面と前記導電性ラインの底面間に介されることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第１スペーサ形成膜を形成する段階は、
   前記導電性パターン上に誘電膜を蒸着する段階と前記誘電膜の高さを調節する段階とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記誘電膜の高さを調節する段階は、前記誘電膜をウェットエッチングする段階を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２スペーサ形成膜を生成する段階は、前記第１スペーサ形成膜上に前記第２スペーサ形成膜を形成する段階を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記開口を形成する段階は、
   前記第２スペーサ形成膜の一部を露出させる段階と、
   前記露出された第２スペーサ形成膜の一部を除去して前記第１スペーサ形成膜の一部を露出させる段階とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
8. 前記開口を形成する以前に前記第１層間絶縁膜を平坦化する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
9. 前記第２スペーサ形成膜が前記第１スペーサ形成膜に対してエッチング選択比を有することを特徴とする請求項１に記載の半導体装置の製造方法。
10. 前記平坦化された層間絶縁膜が前記第２スペーサ形成膜に対してエッチング選択比を有することを特徴とする請求項１に記載の半導体装置の製造方法。
11. 前記第１スペーサ形成膜の露出部分をエッチングして、前記単一膜スペーサと自己整合されるコンタクトホールを隣接する導電性パターン間に同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
12. 前記導電性パターンを形成する前に、絶縁膜に形成されたコンタクトパッドを備えた第２層間絶縁膜及び第３層間絶縁膜を半導体基板上に順次に形成する段階をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第３層間絶縁膜を通じてコンタクトホールを拡張させてコンタクトパッドの一部を露出させることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記コンタクトパッドに電気的に連結されたコンタクトホール内でコンタクトプラグを形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
15. 前記開口が線形ノードコンタクト用であることを特徴とする請求項１に記載の半導体装置の製造方法。
16. 前記単一膜スペーサは上部と下部を含み、前記上部は前記下部と異なる物質により構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
17. 前記上部が全体的に前記下部の上に垂直に積層されることを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記単一膜スペーサの形成のうち、前記第２スペーサ形成膜がエッチングされずに、実質的に平坦な部分を有することを特徴とする請求項１に記載の半導体装置の製造方法。
19. 半導体基板上に第１層間絶縁膜を形成する段階と、
    前記第１層間絶縁膜にコンタクトパッドを形成する段階と、
    前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
    各々がビットライン及びキャッピング膜を含み、互いに隣接するビットラインスタックを前記第２層間絶縁膜上に形成する段階と、
    上面が実質的に前記ビットラインスタックの上面の下に位置する第１スペーサ形成膜を前記隣接するビットラインスタック間の前記第２層間絶縁膜上に形成する段階と、
    前記第１スペーサ形成膜及び前記ビットラインスタック上に第２スペーサ形成膜を形成する段階と、
    前記第２スペーサ形成膜上に第３層間絶縁膜を形成する段階と、
    前記第３層間絶縁膜に開口を形成して前記第２スペーサ形成膜の一部を露出させる段階と、
    露出された前記第２スペーサ形成膜の一部を除去して前記第１スペーサ形成膜の一部を露出させる段階と、
    前記ビットラインスタックの側壁上に単一膜スペーサ及び前記単一膜スペーサと共に自己整合されたコンタクトホールを前記隣接するビットラインスタック間に同時に形成する段階とを含むことを特徴とする半導体メモリ装置の製造方法。
20. 前記第２スペーサ形成膜と自己整合される開口が隣接するビットラインスタック間に形成されることを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。
21. 前記コンタクトホールと単一膜スペーサを同時に形成する段階は、前記第２スペーサ形成膜をエッチングマスクに使用し、前記第１スペーサ形成膜と前記第２層間絶縁膜の露出された部分をエッチングする段階を含むことを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。
22. セル領域と非セル領域を含む半導体装置において、
    前記セル領域は、
    各々が異なる物質を含む上部と下部を備える単一膜スペーサが側壁上に形成され、各々が導電性ライン及びキャッピング膜を備えて互いに隣接する半導体基板上に形成された第１導電性パターンを含み、
    前記非セル領域は、
    導電性ライン及びキャッピング膜を備え、互いに隣接する半導体基板上の第２導電性パターンと、
    前記キャッピング膜の上面と前記導電性ラインの低面間に形成され、前記隣接する第２導電性パターン間に蒸着され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第１スペーサ形成膜と、
    前記第２導電性パターン上に形成され、非セル領域内で前記隣接する第２導電性パターン間でエッチングされない第２スペーサ形成膜と、
    第２スペーサ形成膜上に形成された第１層間絶縁膜とを含むことを特徴とする半導体装置。
23. 前記下部が前記上部より実質的に低い誘電常数を有することを特徴とする請求項２２に記載の半導体装置。
24. 前記下部が上部に対してエッチング選択比を有することを特徴とする請求項２２に記載の半導体装置。
25. 前記上部が全体的に前記下部上に垂直に積層されることを特徴とする請求項２２に記載の半導体装置。
26. 各々が導電性ライン及びキャッピング膜を備え、互いに隣接する導電性パターンを半導体基板上に形成する段階と、
    前記キャッピング膜の上面と前記導電性ラインの底面間に形成される第１スペーサ形成膜を前記隣接する導電性パターン間に形成する段階と、
    前記導電性パターン上に第２スペーサ形成膜を形成する段階と、
    前記第２スペーサ形成膜上に第１層間絶縁膜を形成する段階と、
    前記第１層間絶縁膜に前記第１スペーサ形成膜の一部まで拡張される開口を形成する段階と、
    前記第２スペーサ形成膜をエッチングマスクに使用して、前記第１スペーサ形成膜の一部をエッチングして前記導電性パターンの側壁の上に単一膜スペーサを形成する段階とを含む方法により製造されることを特徴とする半導体装置。
27. 前記開口を形成する段階は、
    前記第２スペーサ形成膜の一部を露出させる段階と、
    露出された前記第２スペーサ形成膜の一部を除去して前記第１スペーサ形成膜の一部を露出させる段階とを含むことを特徴とする請求項２６に記載の半導体装置。
    
    

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