JP5294182B2 - 半導体素子のキャパシタストレージノードの形成方法 - Google Patents

半導体素子のキャパシタストレージノードの形成方法 Download PDF

Info

Publication number
JP5294182B2
JP5294182B2 JP2005175980A JP2005175980A JP5294182B2 JP 5294182 B2 JP5294182 B2 JP 5294182B2 JP 2005175980 A JP2005175980 A JP 2005175980A JP 2005175980 A JP2005175980 A JP 2005175980A JP 5294182 B2 JP5294182 B2 JP 5294182B2
Authority
JP
Japan
Prior art keywords
storage node
insulating film
contact hole
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005175980A
Other languages
English (en)
Other versions
JP2006179853A (ja
Inventor
俊▲ひょぷ▼ 宣
聖權 李
誠允 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
658868
Original Assignee
658868
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040108694A external-priority patent/KR100721548B1/ko
Priority claimed from KR1020040110083A external-priority patent/KR100623599B1/ko
Priority claimed from KR1020040112821A external-priority patent/KR100733458B1/ko
Application filed by 658868 filed Critical 658868
Publication of JP2006179853A publication Critical patent/JP2006179853A/ja
Application granted granted Critical
Publication of JP5294182B2 publication Critical patent/JP5294182B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体素子のキャパシタストレージノードの形成方法に関し、特に、ＤＲＡＭ素子のキャパシタの下部電極であるストレージノードの形成方法に関する。
近年、半導体素子の高集積化に伴い、デザインルールは減少し続けている。これによって、単位セルの占める面積も次第に減少する傾向にある。特に、ＤＲＡＭ素子では、一つのトランジスタと一つのキャパシタとでセルを構成するため、デザインルールが減少する場合はそれだけ工程を制御するのに多くの困難がある。
以下では、一例として図１Ａ乃至図１Ｃを参照して、従来の技術に係るＤＲＡＭ素子のキャパシタストレージノードの形成方法を説明し、それに伴う問題点について説明する。
まず、図１Ａに示すように、一連の製造工程を通して所定の半導体構造物層が形成された半導体基板１０上に層間絶縁膜１１を形成する。その後、フォトリソグラフィ工程を通して層間絶縁膜１１をエッチングしてコンタクトホール（図示せず）を形成する。次いで、前記コンタクトホールの内部に絶縁膜とポリシリコン膜を順次蒸着した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行ってコンタクトホールの側壁にスペーサ１２を形成する一方、コンタクトホールが埋め込まれるようにストレージノードコンタクトプラグ１３を形成する。その後、ストレージノードコンタクトプラグ１３を含む全体構造の上部に窒化膜１４と酸化膜１５を順次蒸着した後にその上部にハードマスク１６を蒸着する。
次いで、図１Ｂに示すように、ハードマスク１６上にフォトレジストを塗布した後にフォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン（図示せず）を形成する。その後、前記フォトレジストパターンを用いたエッチング工程を行ってハードマスク１６をエッチングし、ハードマスクパターン１６Ａを形成する。その後、窒化膜１４をエッチング停止膜として、ハードマスクパターン１６Ａを用いたエッチング工程を行って酸化膜１５をエッチングする。これによって、窒化膜１４が露出される第１コンタクトホール１７が形成される。
次いで、図１Ｃに示すように、エッチング停止膜として機能する窒化膜１４をエッチングしてストレージノードコンタクトプラグ１３の上部が露出される第２コンタクトホール１７Ａを形成する。その後、図示しないが、第２コンタクトホール１７Ａの内部にストレージノード、誘電体膜及び上部電極を順次蒸着した後にＣＭＰ工程を行ってキャパシタを形成する。
しかし、上述した従来の技術に係るキャパシタストレージノードの形成方法では、図１Ｃに示すように、第２コンタクトホール１７Ａとストレージノードコンタクトプラグ１３との間にミスアラインメントが発生してエッチング停止膜として機能する窒化膜１４のエッチング工程時に下部のスペーサ１２がリセスされて層間絶縁膜１１の側壁に沿って隙間（図１Ｃの「Ａ」参照）が生じる。これによって、後続するキャパシタのストレージノード、誘電体膜及び上部電極の蒸着工程時にリセスされるスペーサ１２の隙間部位でストレージノードの被覆性が低下してしまう。これは、ストレージノードの被覆性が低下した部位でキャパシタのリーク電流が増大し、素子の不良を誘発させる原因となっている。
特開２０００−０３６５７３
本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、ストレージノードコンタクトプラグのバリア膜として機能するスペーサの損失により発生する後続するストレージノードの被覆性不良を改善させて素子の特性低下を防止できる半導体素子のキャパシタストレージノードの形成方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子のキャパシタストレージノードの形成方法は、層間絶縁膜が形成された半導体基板を提供するステップと、前記層間絶縁膜をエッチングして第１コンタクトホールを形成するステップと、前記第１コンタクトホールの内側壁に第１絶縁膜を形成するステップと、前記第１コンタクトホールが埋め込まれるようにストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトプラグを含む全体構造の上部に前記第１絶縁膜と互いに異なるエッチング選択比を有する異種の物質を用いて第２絶縁膜を蒸着するステップと、前記第２絶縁膜上に第３絶縁膜を蒸着するステップと、前記第３及び第２絶縁膜をエッチングして前記ストレージノードコンタクトプラグが露出される第２コンタクトホールを形成するステップと、前記第２コンタクトホールを含む全体構造の上部の段差に沿ってストレージノードを蒸着するステップとを含むことを特徴とする。
また、本発明に係る半導体素子のキャパシタストレージノードの形成方法は、下部層が形成された基板上に互いに異なるエッチング率を有する第１及び第２絶縁膜を順次蒸着するステップと、前記第１及び第２絶縁膜の所定領域に第１コンタクトホールを形成するステップと、前記第１コンタクトホールの内側壁に前記第２絶縁膜と同一なエッチング率を有するスペーサを形成するステップと、前記スペーサが形成された第１コンタクトホールを埋め込むストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトプラグが形成された結果物の上に前記第２絶縁膜と同一なエッチング率を有するエッチング停止膜を蒸着するステップと、前記エッチング停止膜の上に犠牲酸化膜を蒸着するステップと、前記犠牲酸化膜とエッチング停止膜を順にエッチングして前記ストレージノードコンタクトプラグが露出されるように第２コンタクトホールを形成するステップと、前記第２コンタクトホールが形成された結果物の上部の段差に沿ってストレージノードを形成するステップとを含むことを特徴とする。
更に、本発明に係る半導体素子のキャパシタストレージノードの形成方法は、下部層が形成された基板上に第１絶縁膜を蒸着した後に前記第１絶縁膜の所定領域に第１コンタクトホールを形成するステップと、前記第１コンタクトホールの内側壁に前記第１絶縁膜と異なるエッチング率を有するスペーサを形成するステップと、前記スペーサが形成された第１コンタクトホールを埋め込むストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトプラグが形成された結果物の上に前記スペーサと同一なエッチング率を有するエッチング停止膜を蒸着するステップと、前記エッチング停止膜の上に犠牲酸化膜を蒸着するステップと、酸化膜エッチングの条件で前記犠牲酸化膜とエッチング停止膜を順次エッチングして前記ストレージノードコンタクトプラグが露出されるように第２コンタクトホールを形成するステップと、前記第２コンタクトホールが形成された結果物の上部の段差に沿ってストレージノードを形成するステップとを含むことを特徴とする。
更に、本発明に係る半導体素子のキャパシタストレージノードの形成方法は、下部層が形成された基板上に第１絶縁膜を蒸着した後に前記第１絶縁膜の所定領域に第１コンタクトホールを形成するステップと、前記第１コンタクトホールの内側壁に前記第１絶縁膜と異なるエッチング率を有するスペーサを形成するステップと、前記スペーサが形成された第１コンタクトホールを埋め込み、その上部が前記スペーサの上部よりも突出するようにストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトプラグが形成された結果物の上に前記第１絶縁膜と同一なエッチング率を有する第２絶縁膜を蒸着及び平坦化して前記ストレージノードコンタクトプラグと前記第２絶縁膜の表面の段差を無くすステップと、前記第２絶縁膜及び前記ストレージノードコンタクトプラグの上に前記スペーサと同一なエッチング率を有するエッチング停止膜を蒸着するステップと、前記エッチング停止膜の上に犠牲酸化膜を蒸着するステップと、前記ストレージノードコンタクトプラグに対する前記スペーサのエッチング選択比が低いエッチング工程を行って前記ストレージノードコンタクトプラグが露出されるように第２コンタクトホールを形成するステップと、前記第２コンタクトホールが形成された結果物の上部の段差に沿ってストレージノードを形成するステップとを含むことを特徴とする。
更に、本発明に係る半導体素子のキャパシタストレージノードの形成方法は、層間絶縁膜が形成された半導体基板を提供するステップと、前記層間絶縁膜をエッチングして第１コンタクトホール形成するステップと、前記第１コンタクトホールの内側壁にスペーサを形成するステップと、前記第１コンタクトホールが埋め込まれるようにストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトプラグを含む全体構造の上部にエッチング停止膜を蒸着するステップと、前記エッチング停止膜の上に絶縁膜を蒸着するステップと、前記絶縁膜と前記エッチング停止膜をエッチングして前記ストレージノードコンタクトプラグが露出される第２コンタクトホールを形成するステップと、前記層間絶縁膜と前記スペーサとの間のエッチング選択比を用いて前記第２コンタクトホールを介して露出される前記層間絶縁膜の一定部位を選択的にリセスさせるステップと、前記第２コンタクトホールを含む全体構造の上部の段差に沿ってストレージノードを形成するステップとを含むことを特徴とする。
本発明によれば、以下のような様々な効果を得ることができる。
半導体素子のストレージノードの形成時に基板上にストレージノードコンタクトプラグを含んで形成される絶縁膜をエッチング率の互いに異なる第１層間絶縁膜と第２層間絶縁膜とが積層された構造で形成し、ストレージノードコンタクトプラグの側壁のスペーサを第２層間絶縁膜と同一なエッチング率を有する物質で形成することによって、後続する工程を通してストレージノードコンタクトホールを形成する時にスペーサがオーバーエッチングされるのを防止できる。したがって、スペーサに隙間が発生することを抑制してストレージノード用電極物質の埋め込み特性を改善させることができる。
また、半導体素子のストレージノードの形成時にストレージノードコンタクトプラグとストレージノードとの間の連結のためにコンタクトホールを形成する時、酸化膜エッチングの条件でエッチング工程を行って窒化膜で形成されたストレージノードコンタクトプラグのスペーサがオーバーエッチングされるのを防止できる。
また、半導体素子のストレージノードの形成時にストレージノードコンタクトプラグとストレージノードとの間の連結のためにコンタクトホールを形成する時にストレージノードコンタクトプラグに対する窒化膜のエッチング選択比を低減させて等方性エッチング工程を行って窒化膜で形成されたストレージノードコンタクトプラグのスペーサがオーバーエッチングされるのを防止できる。したがって、スペーサに隙間が発生することを抑制してストレージノード用電極物質の埋め込み特性を改善させることができ、更に、半導体素子の電気的特性を改善させることができる。
キャパシタのストレージノードの形成工程時にストレージノードコンタクトプラグのバリア膜として機能する第１絶縁膜と、その上部に蒸着されてエッチング停止膜として機能する第２絶縁膜を互いに異なるエッチング選択比を有する異種の物質で形成することによって、ストレージノードを形成するための第２絶縁膜エッチングの工程時に第１絶縁膜がともにエッチングされるのを防止し、これを通じてストレージノードの被覆性を改善させて素子の特性が低下するのを防止できる。
キャパシタのストレージノードの形成工程時にストレージノードコンタクトプラグのバリア膜として機能するスペーサの側壁に形成された層間絶縁膜の一定部位を選択的にリセスさせた後、ストレージノードを蒸着することで、ストレージノードの被覆性を改善させて素子の特性が低下するのを防止できる。
結局、ストレージノードの被覆性を改善させてキャパシタのリーク電流を減少させ、素子の不良を最小化することで、素子の収率を向上させることができる。
以下、添付図面を参照しつつ本発明の好適な実施形態を説明する。なお、第１の実施形態は、主に請求項１から請求項３などに関し、図２を用いて説明する。第３の実施形態は、主に請求項４から請求項６などに関し、図４を用いて説明する。第５の実施形態は、主に請求項７から請求項１２などに関し、図６を用いて説明する。
［第１の実施形態］
まず、図２Ａ乃至図２Ｅは、本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。ここで、図２Ａ乃至図２Ｅに示す参照番号のうち、同じ機能をする同一要素には同じ参照番号を付している。
まず、図２Ａに示すように、下部層が形成された半導体基板１１０（以下、基板という）上に互いに異なるエッチング率を有する第１層間絶縁膜１１１及び第２層間絶縁膜１１２を順次蒸着する。この時、第１層間絶縁膜１１１は酸化膜で形成し、第２層間絶縁膜１１２は窒化膜で形成する。この時、下部層は素子分離膜（図示せず）、ワードライン（図示せず）及びビットライン（図示せず）を含む。
次いで、第２層間絶縁膜１１２及び第１層間絶縁膜１１１をエッチングして基板の所定領域が露出されるようにコンタクトホール（図示せず；以下、第１コンタクトホールという）を形成し、第１コンタクトホールを含む結果物の上部の段差に沿って第２層間絶縁膜１１２と同一なエッチング率を有する物質、例えば、窒化膜を蒸着及びエッチングして、第１コンタクトホールの内側壁に窒化膜からなるスペーサ１１３を形成する。
次いで、スペーサ１１３が形成された第１コンタクトホールを含む結果物の全面にポリシリコンプラグ１１４を蒸着して第１コンタクトホールを埋め込んだ後、平坦化する。ここで、第１コンタクトホール内に埋め込まれて残留するポリシリコンプラグ１１４は、ストレージノードコンタクトプラグとして作用する。
次いで、図２Ｂに示すように、ポリシリコンプラグ１１４が形成された結果物の上部にエッチング停止膜１１５を蒸着する。ここで、エッチング停止膜１１５は後続する工程を通して形成される犠牲酸化膜１１６（図２Ｃ参照）とのエッチング選択比を調節してストレージノードコンタクトホールを形成するためのエッチング工程時に効果的にエッチングを停止させる。この時、エッチング停止膜１１５はプラズマ化学気相蒸着（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）または低圧化学気相蒸着（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式により窒化膜を蒸着して形成する。
次いで、図２Ｃに示すように、エッチング停止膜１１５上にストレージノードの高さを決定する犠牲酸化膜１１６を順次蒸着する。この時、犠牲酸化膜１１６はＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜とＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜の積層構造で形成できる。
次いで、図２Ｄに示すように、所定のフォトレジストパターン１１７をエッチングマスクとして犠牲酸化膜１１６をエッチングしてエッチング停止膜１１５の上部にストレージノードコンタクトホール１１８（以下、第２コンタクトホールという）を形成することで、ストレージノードが形成される領域をオープンする。
次いで、図２Ｅに示すように、エッチングされた犠牲酸化膜１１６をエッチングマスクとしてエッチング停止膜１１５をエッチングしてポリシリコンプラグ１１４が露出されるようにコンタクトホール１１８Ａ（以下、第３コンタクトホールという）を形成する。この時、スペーサ１１３と同一なエッチング率を有する窒化膜で形成された第２層間絶縁膜１１２によりスペーサ１１３がオーバーエッチングされるのを防止できる。したがって、第３コンタクトホール１１８Ａを安定的に形成でき、後続する工程を通して蒸着されるストレージノード用電極物質の埋め込み特性を改善させることができる。
すなわち、本発明の好適な第１の実施形態によれば、基板上にストレージノードコンタクトプラグを含んで形成される絶縁膜をエッチング率の互いに異なる第１層間絶縁膜と第２層間絶縁膜とが積層された構造で形成し、ストレージノードコンタクトプラグの側壁のスペーサを第２層間絶縁膜と同一なエッチング率を有する物質で形成することによって、後続する工程を通してストレージノードコンタクトホールを形成する時にスペーサがオーバーエッチングされるのを防止できる。したがって、スペーサに隙間が発生することを抑制してストレージノード用電極物質の埋め込み特性を改善させることができる。
［第２の実施形態］
図３Ａ乃至図３Ｇは、本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図を示す。ここで、図３Ａ乃至図３Ｇに示す参照番号のうち、同じ機能をする同一要素には同じ参照番号を付している。
まず、図３Ａに示すように、下部層が形成された半導体基板２１０（以下、基板という）上に層間絶縁膜２１１（以下、第１層間絶縁膜という）を蒸着し、第１層間絶縁膜２１１をエッチングして基板２１０の所定領域が露出されるようにコンタクトホール（図示せず；以下、第１コンタクトホールという）を形成する。ここで、下部層は素子分離膜（図示せず）、ワードライン（図示せず）及びビットライン（図示せず）を含み、第１層間絶縁膜２１１は酸化膜である。
次いで、第１コンタクトホールを含む結果物の上部の段差に沿って第１層間絶縁膜２１１とエッチング率が異なる物質、例えば窒化膜を蒸着及びエッチングして、第１コンタクトホールの側壁に窒化膜からなるスペーサ２１２を形成する。
次いで、スペーサ２１２が形成された第１コンタクトホールを含む結果物の全面にポリシリコンプラグ２１３を蒸着して第１コンタクトホールを埋め込んだ後、平坦化する。この時、第１コンタクトホール内に埋め込まれて残留するポリシリコンプラグ２１３は、ストレージノードコンタクトプラグとして作用する。
次いで、図３Ｂに示すように、ポリシリコンプラグ２１３が形成された結果物の上部に層間絶縁膜２１４（以下、第２層間絶縁膜という）を蒸着する。この時、第２層間絶縁膜２１４は酸化膜で形成する。
次いで、図３Ｃに示すように、第２層間絶縁膜２１４上にスペーサ２１２と同一なエッチング率を有する物質からなるエッチング停止膜２１５を蒸着する。ここで、エッチング停止膜２１５は後続する工程を通して形成される犠牲酸化膜２１６（図３Ｄ参照）とのエッチング選択比を調節してストレージノードコンタクトホールを形成するためのエッチング工程時に効果的にエッチングを停止させる。この時、エッチング停止膜２１５はプラズマ化学気相蒸着または低圧化学気相蒸着方式により窒化膜を蒸着して形成する。
次いで、図３Ｄに示すように、エッチング停止膜２１５上にストレージノードの高さを決定する犠牲酸化膜２１６を蒸着する。この時、犠牲酸化膜２１６はＰＳＧ膜とＴＥＯＳ膜の積層構造で形成することができる。
次いで、図３Ｅに示すように、所定のフォトレジストパターン２１７をエッチングマスクとして犠牲酸化膜２１６をエッチングしてエッチング停止膜２１５の上部にストレージノードコンタクトホール２１８（以下、第２コンタクトホールという）を形成することによって、ストレージノードが形成される領域（以下、ストレージノード領域という）をオープンする。
次いで、図３Ｆに示すように、エッチングされた犠牲酸化膜２１６をエッチングマスクとしてエッチング停止膜２１５をエッチングしてストレージノード領域の第２層間絶縁膜２１４の上部が露出されるようにコンタクトホール２１８Ａ（以下、第３コンタクトホールという）を形成する。
次いで、図３Ｇに示すように、ストレージノードとポリシリコンプラグ２１３との間の連結のためにポリシリコンプラグ２１３が露出されるように第２層間絶縁膜２１４をエッチングしてコンタクトホール２１８Ｂ（以下、第４コンタクトホールという）を形成する。第４コンタクトホール２１８Ｂを形成するためのエッチング工程は酸化膜エッチングの条件で行うことで、窒化膜で形成されたスペーサ２１２がオーバーエッチングされるのを防止できる。したがって、第４コンタクトホール２１８Ｂを安定的に形成でき、後続する工程を通して蒸着されるストレージノード用電極物質の埋め込み特性を向上させることができる。
すなわち、本発明の好適な第２の実施形態によれば、ストレージノードコンタクトプラグとストレージノードとの間の連結のためにコンタクトホールを形成する時に酸化膜エッチングの条件でエッチング工程を行って窒化膜で形成されたストレージノードコンタクトプラグのスペーサがオーバーエッチングされるのを防止できる。したがって、スペーサに隙間が発生することを抑制してストレージノード用電極物質の埋め込み特性を改善させることができる。
［第３の実施形態］
図４Ａ乃至図４Ｇは、本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。ここで、図４Ａ乃至図４Ｇに示す参照番号のうち、同じ機能をする同一要素には同じ参照番号を付している。
まず、図４Ａに示すように、下部層が形成された半導体基板３１０（以下、基板という）上に層間絶縁膜３１１（以下、第１層間絶縁膜という）を蒸着し、第１層間絶縁膜３１１をエッチングして基板３１０の所定領域が露出されるようにコンタクトホール（図示せず；以下、第１コンタクトホールという）を形成する。この時、下部層は素子分離膜（図示せず）、ワードライン（図示せず）及びビットライン（図示せず）を含み、第１層間絶縁膜３１１は酸化膜である。
次いで、第１コンタクトホールを含む結果物の上部の段差に沿って第１層間絶縁膜３１１とエッチング率が異なる例えば、窒化膜を蒸着及びエッチングして第１コンタクトホールの側壁に窒化膜からなるスペーサ３１２を形成する。
次いで、スペーサ３１２が形成された第１コンタクトホールを含む結果物の全面にポリシリコンプラグ３１３を蒸着して第１コンタクトホールを埋め込んだ後、これをエッチングして第１コンタクトホールを埋め込むポリシリコンプラグ３１３が第１層間絶縁膜３１１の上部に突出するようにする。この時、第１コンタクトホールを埋め込むポリシリコンプラグ３１３は、ストレージノードコンタクトプラグとして作用する。
次いで、図４Ｂに示すように、ポリシリコンプラグ３１３が形成された結果物の上部に層間絶縁膜３１４（以下、第２層間絶縁膜という）を蒸着した後、ＣＭＰ工程を行って平坦化することによってポリシリコンプラグ３１３と第２層間絶縁膜３１４との間の表面の段差を無くす。この時、第２層間絶縁膜３１４は酸化膜で形成する。
次いで、図４Ｃに示すように、第２層間絶縁膜３１４上にエッチング停止膜３１５を蒸着する。ここで、エッチング停止膜３１５は後続する工程を通して形成される犠牲酸化膜３１６（図４Ｄ参照）とのエッチング選択比を調節してストレージノードコンタクトホール３１８（図４Ｅ参照）を形成するためのエッチング工程時に効果的にエッチングを停止させる。この時、エッチング停止膜３１５はプラズマ化学気相蒸着または低圧化学気相蒸着方式により窒化膜を蒸着して形成する。
次いで、図４Ｄに示すように、エッチング停止膜３１５上にストレージノードの高さを決定する犠牲酸化膜３１６を蒸着する。この時、犠牲酸化膜３１６はＰＳＧ膜とＴＥＯＳ膜の積層構造で形成することができる。
次いで、図４Ｅに示すように、所定のフォトレジストパターン３１７をエッチングマスクとして犠牲酸化膜３１６をエッチングしてエッチング停止膜３１５の上部にストレージノードコンタクトホール３１８（以下、第２コンタクトホールという）を形成することで、ストレージノードが形成される領域（以下、ストレージノード領域という）をオープンする。
次いで、図４Ｆに示すように、エッチングされた犠牲酸化膜３１６をエッチングマスクとしてエッチング停止膜３１５をエッチングしてストレージノード領域の第２層間絶縁膜３１４の上部が露出されるようにコンタクトホール３１８Ａ（以下、第３コンタクトホールという）を形成する。
次いで、図４Ｇに示すように、ストレージノードとポリシリコンプラグ３１３との間の連結のためにポリシリコンプラグ３１３が露出されるように第２層間絶縁膜３１４をエッチングしてコンタクトホール３１８Ｂ（以下、第４コンタクトホールという）を形成する。この時、第４コンタクトホール３１８Ｂを形成するためのエッチング工程はポリシリコンプラグ３１３に対する窒化膜のエッチング選択比を下げ、等方性エッチング工程を行うことで、窒化膜で形成されたスペーサ３１２がオーバーエッチングされるのを防止できる。したがって、第４コンタクトホール３１８Ｂを安定的に形成でき、後続する工程を通して蒸着されるストレージノード用電極物質の埋め込み特性を向上させることができる。
すなわち、本発明の好適な第３の実施形態によれば、ストレージノードコンタクトプラグとストレージノードとの間の連結のためにコンタクトホールを形成する時にストレージノードコンタクトプラグに対する窒化膜のエッチング選択比を下げ、等方性エッチング工程を行うことで、窒化膜で形成されたストレージノードコンタクトプラグのスペーサがオーバーエッチングされるのを防止できる。したがって、スペーサに隙間が発生することを抑制してストレージノード用電極物質の埋め込み特性を改善させることができる。
［第４の実施形態］
図５Ａ乃至図５Ｄは、本発明の好適な実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための一例であって、ＤＲＡＭ素子のキャパシタストレージノードの形成方法を示す断面図である。ここで、図５Ａ乃至図５Ｄに示す参照番号のうち、同じ機能をする同一要素には同じ参照番号を付している。
図５Ａに示すように、一連の製造工程を通して所定の半導体構造物層が形成された半導体基板５１０を提供する。この時、半導体構造物層はワードライン、ビットライン、接合領域、セルコンタクトプラグ、酸化膜系の層間絶縁膜及び窒化膜系のエッチング停止膜などを含む。
次いで、前記半導体構造物層を含む全体構造の上部に層間絶縁膜５１１を蒸着する。この時、層間絶縁膜５１１は酸化膜系の物質で形成する。例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ Ｏｘｉｄｅ）膜及びＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜の何れか一つを用いた単層膜で形成する。
次いで、ＣＭＰ工程を行って層間絶縁膜５１１を平坦化する。
次いで、層間絶縁膜５１１上に窒化膜系のハードマスク（図示せず）を蒸着する。
次いで、フォトリソグラフィ工程を行ってハードマスクをエッチングした後、エッチングされたハードマスクを用いたエッチング工程を行って層間絶縁膜５１１をエッチングする。これによって、下部導電層、例えばセルコンタクトプラグ（図示せず）が露出されるコンタクトホール（図示せず）が形成される。
次いで、ハードマスクパターンを除去した後に前記コンタクトホールの内部にバリア膜として絶縁膜５１２（以下、第１絶縁膜という）を形成する。この時、第１絶縁膜５１２は、Ａｌ２Ｏ３膜、ＰＥ−ＴＥＯＳ酸化膜、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ）酸化膜、Ｔａ２Ｏ５膜などのような酸化膜で５０Å乃至５００Åの厚さで形成する。
次いで、コンタクトホールが埋め込まれるようにポリシリコン膜またはタングステン層を蒸着した後にＣＭＰ工程またはエッチバック工程を行ってコンタクトホールの内部に孤立しているストレージノードコンタクトプラグ５１３を形成し、コンタクトホールの側壁にスペーサとして機能する孤立した第１絶縁膜５１２を形成する。
次いで、ストレージノードコンタクトプラグ５１３を含む全体構造の上部にスペーサ５１２のエッチング選択比が異なる異種の物質で絶縁膜５１４（以下、第２絶縁膜という）を形成する。この時、第２絶縁膜５１４はＰＥＣＶＤ窒化膜、ＡＬＤ窒化膜、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）窒化膜などのような窒化膜で１００Å乃至１０００Åの厚さで形成する。
次いで、図５Ｂに示すように、第２絶縁膜５１４上にストレージノードパターン用絶縁膜５１５（以下、第３絶縁膜という）を蒸着する。この時、第３絶縁膜５１５は層間絶縁膜５１１と同じ物質を用いて単層膜または積層膜で形成する。例えば、ＰＥ−ＴＥＯＳ酸化膜、ＬＰ−ＴＥＯＳ酸化膜、ＰＳＧ酸化膜、ＢＰＳＧ酸化膜、ＡＬＤ酸化膜などで形成する。
次いで、第３絶縁膜５１５上に窒化膜またはポリシリコン膜でハードマスク５１６を蒸着する。この時、ハードマスク５１６はポリシリコン膜、ＳｉＮ膜、Ｗ膜などを用いて単層膜または積層膜で５００Å乃至５０００Åで形成する。一方、ハードマスク５１６の使用は全体の段差が１５，０００Å以下である場合には用いない。
次いで、図５Ｃに示すように、ハードマスク５１６上にフォトレジストを塗布した後にフォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン（図示せず）を形成する。
次いで、前記フォトレジストパターンを用いたエッチング工程を行ってハードマスクパターン５１６Ａを形成する。
次いで、ストリップ工程を行ってフォトレジストパターンを除去する。
次いで、ハードマスクパターン５１６Ａをエッチングマスクとして用したエッチング工程を行って第３絶縁膜５１５をエッチングする。この時、エッチング工程は第２絶縁膜５１４をエッチング停止膜として用いて、Ｃ４Ｆ６、Ｃ５Ｆ８及びＣ３Ｆ８の何れか一つのガスを主エッチングガスとし、Ａｒ、Ｈｅ、Ｘｅ及びＯ２の何れか一つのガスを補助ガスとして用いて第３絶縁膜５１５のエッチングを行う。これによって、第２絶縁膜５１４が露出されるストレージノードコンタクトプラグ用コンタクトホール５１７（以下、第１コンタクトホールという）が形成される。
次いで、図５Ｄに示すように、第２絶縁膜５１４と第１絶縁膜５１２との間のエッチング選択比が高いエッチング条件でエッチング工程を行って第１コンタクトホール５１７を通して露出される第２絶縁膜５１４をエッチングする。これによって、ストレージノードコンタクトプラグ５１３が露出されるコンタクトホール５１７Ａ（以下、第２コンタクトホールという）が形成される。この時、第２絶縁膜５１４のエッチングはＣＨＦ３を主エッチング気体とし、補助気体としてＯ２、Ａｒ、ＣＦ４を単独または複数の気体を混合して用いる。
次いで、図示しないが、第２コンタクトホール５１７Ａを含む全体構造の上部の段差に沿ってストレージノードを蒸着した後、その上部に誘電体膜を蒸着する。その後、第２コンタクトホール５１７Ａが埋め込まれるように上部電極を蒸着した後、ＣＭＰ工程を行ってキャパシタを形成する。
［第５の実施形態］
図６Ａ及び図６Ｂは、本発明の好適な実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための一例であって、ＤＲＡＭ素子のキャパシタストレージノードの形成方法を示す断面図である。ここで、図６Ａ及び図６Ｂに示す参照番号のうち、同じ機能をする同一要素には同じ参照番号を付している。
図６Ａに示すように、一連の製造工程を通して所定の半導体構造物層が形成された半導体基板６１０を提供する。この時、半導体構造物層はワードライン、ビットライン、接合領域、セルコンタクトプラグ、酸化膜系の層間絶縁膜及び窒化膜系のエッチング停止膜などを含む。
次いで、前記半導体構造物層を含む全体構造の上部に層間絶縁膜６１１を蒸着する。この時、層間絶縁膜６１１は酸化膜系の物質で形成する。例えば、ＨＤＰ膜、ＢＰＳＧ膜、ＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜、ＦＳＧ膜、ＣＤＯ膜及びＯＳＧ膜の何れか一つを用いた単層膜で形成する。
次いで、ＣＭＰ工程を行って層間絶縁膜６１１を平坦化する。
次いで、層間絶縁膜６１１上に窒化膜系のハードマスク（図示せず）を蒸着する。
次いで、フォトリソグラフィ工程を行ってハードマスクをエッチングした後、エッチングされたハードマスクを用いたエッチング工程を行って層間絶縁膜６１１をエッチングする。これによって、下部導電層、例えばセルコンタクトプラグ（図示せず）が露出されるコンタクトホール（図示せず）が形成される。
次いで、ハードマスクパターンを除去した後に前記コンタクトホールの内部にバリア膜として窒化膜系のスペーサ６１２を蒸着する。
次いで、コンタクトホールが埋め込まれるようにポリシリコン膜またはタングステン層を蒸着した後にＣＭＰ工程またはエッチバック工程を行ってコンタクトホールの内部に孤立しているストレージノードコンタクトプラグ６１３を形成する。
次いで、ストレージノードコンタクトプラグ６１３を含む全体構造の上部に窒化膜６１４を蒸着する。
次いで、窒化膜６１４上にストレージノードパターン用絶縁膜６１５を蒸着する。この時、絶縁膜６１５は層間絶縁膜６１１と同じ物質を用いて単層膜または積層膜で形成する。
次いで、絶縁膜６１５上にハードマスクを蒸着した後、フォトリソグラフィ工程を行ってハードマスクパターン６１６Ａを形成する。
次いで、窒化膜６１４をエッチング停止膜として、ハードマスクパターン６１６Ａを用いたエッチング工程を行って絶縁膜６１５をエッチングする。
次いで、窒化膜６１４をエッチングしてストレージノードコンタクトプラグ６１３が露出されるコンタクトホール６１７Ａが形成される。
次いで、図６Ｂに示すように、露出される層間絶縁膜６１１のみが選択的にリセスされるようにエッチング工程を行う。この時、エッチング工程は高密度プラズマ方式により窒化膜系のスペーサ６１２はエッチングされず、選択的に酸化膜系の層間絶縁膜６１１のみエッチングされるように工程条件を調節して行うことが好ましい。例えば、高密度プラズマエッチング工程は、Ｃ４Ｆ６／Ｃ３Ｆ８／Ｏ２／Ａｒの混合ガスを用いて工程時にポリマが多く生成される条件で行う。この時、Ｃ４Ｆ６／Ｃ３Ｆ８／Ｏ２／Ａｒの混合ガスの割合は２９：１４：２６：４００とすることが好ましい。また、前記Ｃ４Ｆ６／Ｃ３Ｆ８／Ｏ２／Ａｒの混合ガスの比はＡｒが１００％の場合に他のそれぞれのガスの比は、４％乃至１０％にする。プラズマ装置のチャンバの圧力は、１５ｍｔｏｒｒ乃至２０ｍｔｏｒｒ、好ましくは１７ｍｔｏｒｒにし、ソースパワーは１０００Ｗ乃至２０００Ｗ、好ましくは１５００Ｗにし、バイアスパワーは１５００Ｗ乃至２６００Ｗ、好ましくは２１００Ｗにする。これによって、窒化膜１１２１の損失は最小化しつつ層間絶縁膜６１１の一定部位のみを効果的にリセスさせることが可能である。一方、このような高密度プラズマエッチング工程は、図６Ａでコンタクトホール６１７Ａを形成するために適用される高密度プラズマエッチング工程とインシチュー（ｉｎ−ｓｉｔｕ）に行うこともできる。
また、前記エッチング工程はＣ２Ｆ６／Ｏ２の混合ガスを用いた高密度プラズマ方式により行うことができる。この場合、Ｃ２Ｆ６／Ｏ２の混合ガスで、Ｃ２Ｆ６：Ｏ２の比は１００ｓｃｃｍ：１〜４ｓｃｃｍにする。一方、前記高密度プラズマ方式は１ｍｔｏｒｒ乃至１０ｍｔｏｒｒの圧力で３００Ｗ乃至５００Ｗのソースパワーと２００Ｗ乃至４００Ｗのバイアスパワーを供給して行う。
次いで、図示しないが、コンタクトホール６１７Ａを含む全体構造の上部の段差に沿ってストレージノードを蒸着した後、その上部に誘電体膜を蒸着する。その後、コンタクトホール６１７Ａが埋め込まれるように上部電極を蒸着した後にＣＭＰ工程を行ってキャパシタを形成する。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して行うことが可能である。
本発明は、半導体素子のキャパシタストレージノードの形成方法に関し、特に、ＤＲＡＭ素子のキャパシタの下部電極であるストレージノードの形成方法に利用可能である。
従来の技術に係る半導体素子のキャパシタストレージノードの形成方法を示す断面図である。 従来の技術に係る半導体素子のキャパシタストレージノードの形成方法を示す断面図である。 従来の技術に係る半導体素子のキャパシタストレージノードの形成方法を示す断面図である。 本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第１の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図を示す。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第２の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第３の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を説明するための工程断面図である。 本発明の好適な第４の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。 本発明の好適な第４の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。 本発明の好適な第４の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。 本発明の好適な第４の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。 本発明の好適な第５の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。 本発明の好適な第５の実施形態に係る半導体素子のキャパシタストレージノードの形成方法を示す図である。
符号の説明
１０、５１０ 半導体基板
１１、５１１ 層間絶縁膜
１２、５１２ スペーサ（または、絶縁膜）
１３、５１３ ストレージノードコンタクトプラグ
１４、５１４ 窒化膜（または、絶縁膜）
１５、５１５ 酸化膜（または、絶縁膜）
１６、５１６ ハードマスク
１６Ａ、５１６Ａ ハードマスクパターン
１７、１７Ａ、５１７Ａ コンタクトホール

Claims (12)

  1. 下部層が形成された基板上に互いに異なるエッチング率を有する第１及び第２絶縁膜を順次蒸着するステップと、
    前記第１及び第２絶縁膜の所定領域に第１コンタクトホールを形成するステップと、
    前記第１コンタクトホールの内側壁に前記第２絶縁膜と同一なエッチング率を有するスペーサを形成するステップと、
    前記スペーサが形成された第１コンタクトホールを埋め込むストレージノードコンタクトプラグを形成するステップと、
    前記ストレージノードコンタクトプラグが形成された結果物の上に前記第２絶縁膜と同一なエッチング率を有するエッチング停止膜を蒸着するステップと、
    前記エッチング停止膜の上に犠牲酸化膜を蒸着するステップと、
    前記犠牲酸化膜とエッチング停止膜を順にエッチングして前記ストレージノードコンタクトプラグが露出されるように第２コンタクトホールを形成するステップと、
    前記第２コンタクトホールが形成された結果物の上部の段差に沿ってストレージノードを形成するステップと、
    を含むことを特徴とする半導体素子のキャパシタストレージノードの形成方法。
  2. 前記第２絶縁膜は、窒化膜であることを特徴とする請求項１に記載の半導体素子のキャパシタストレージノードの形成方法。
  3. 前記第１絶縁膜は、酸化膜であることを特徴とする請求項１に記載の導体素子のキャパシタストレージノードの形成方法。
  4. 下部層が形成された基板上に第１絶縁膜を蒸着した後に前記第１絶縁膜の所定領域に第１コンタクトホールを形成するステップと、
    前記第１コンタクトホールの内側壁に前記第１絶縁膜と異なるエッチング率を有するスペーサを形成するステップと、
    前記スペーサが形成された第１コンタクトホールを埋め込み、その上部が前記スペーサの上部よりも突出するようにストレージノードコンタクトプラグを形成するステップと、
    前記ストレージノードコンタクトプラグが形成された結果物の上に前記第１絶縁膜と同一なエッチング率を有する第２絶縁膜を蒸着及び平坦化して前記ストレージノードコンタクトプラグと前記第２絶縁膜の表面の段差を無くすステップと、
    前記第２絶縁膜及び前記ストレージノードコンタクトプラグの上に前記スペーサと同一なエッチング率を有するエッチング停止膜を蒸着するステップと、
    前記エッチング停止膜の上に犠牲酸化膜を蒸着するステップと、
    前記ストレージノードコンタクトプラグに対する前記スペーサのエッチング選択比が低いエッチング工程を行って前記ストレージノードコンタクトプラグが露出されるように第２コンタクトホールを形成するステップと、
    前記第２コンタクトホールが形成された結果物の上部の段差に沿ってストレージノードを形成するステップと
    を含むことを特徴とする半導体素子のキャパシタストレージノードの形成方法。
  5. 前記第１絶縁膜は、酸化膜であることを特徴とする請求項４に記載の半導体素子のキャパシタストレージノードの形成方法。
  6. 前記スペーサは、窒化膜であることを特徴とする請求項４に記載の半導体素子のキャパシタストレージノードの形成方法。
  7. 層間絶縁膜が形成された半導体基板を提供するステップと、
    前記層間絶縁膜をエッチングして第１コンタクトホールを形成するステップと、
    前記第１コンタクトホールの内側壁にスペーサを形成するステップと、
    前記第１コンタクトホールが埋め込まれるようにストレージノードコンタクトプラグを形成するステップと、
    前記ストレージノードコンタクトプラグを含む全体構造の上部にエッチング停止膜を蒸着するステップと、
    前記エッチング停止膜の上に絶縁膜を蒸着するステップと、
    前記絶縁膜と前記エッチング停止膜を順次エッチングして前記ストレージノードコンタクトプラグが露出される第２コンタクトホールを形成するステップと、
    前記エッチング停止膜と前記スペーサのエッチング率を同率とし、前記層間絶縁膜とスペーサのエッチング率を異ならせることで、前記エッチング停止膜のエッチング時に形成されるスペーサの層間絶縁膜の側壁に沿った隙間が解消されるように前記層間絶縁膜と前記スペーサとの間のエッチング選択比を用いて前記第２コンタクトホールを介して露出される前記層間絶縁膜の一定部位を選択的にリセスさせるステップと、
    前記第２コンタクトホールを含む全体構造の上部の段差に沿ってストレージノードを形成するステップと
    を含むことを特徴とする半導体素子のキャパシタストレージノードの形成方法。
  8. 前記層間絶縁膜が酸化膜系の物質からなり、前記スペーサが窒化膜系の物質からなる場合、前記層間絶縁膜は、Ｃ４Ｆ６／Ｃ３Ｆ８／Ｏ２／Ａｒの混合ガスを用いた高密度プラズマ方式により一定部位がリセスされることを特徴とする請求項７に記載の半導体素子のキャパシタストレージノードの形成方法。
  9. 前記高密度プラズマ方式は、１５ｍｔｏｒｒ乃至２０ｍｔｏｒｒの圧力で１０００Ｗ乃至２０００Ｗのソースパワーと１５００Ｗ乃至２６００Ｗのバイアスパワーを供給して行うことを特徴とする請求項８に記載の半導体素子のキャパシタストレージノードの形成方法。
  10. 前記第２コンタクトホールを介して露出される前記層間絶縁膜の一定部位をリセスさせるステップは、Ｃ２Ｆ６／Ｏ２の混合ガスを用いた高密度プラズマ方式により行うことを特徴とする請求項７に記載の半導体素子のキャパシタストレージノードの形成方法。
  11. 前記Ｃ２Ｆ６／Ｏ２の混合ガスにおいて、Ｃ２Ｆ６：Ｏ２の比は、１００ｓｃｃｍ：１乃至４ｓｃｃｍであることを特徴とする請求項１０に記載の半導体素子のキャパシタストレージノードの形成方法。
  12. 前記高密度プラズマ方式は、１ｍｔｏｒｒ乃至１０ｍｔｏｒｒの圧力で３００Ｗ乃至５００Ｗのソースパワーと２００Ｗ乃至４００Ｗのバイアスパワーを供給して行うことを特徴とする請求項１０に記載の半導体素子のキャパシタストレージノードの形成方法。
JP2005175980A 2004-12-20 2005-06-16 半導体素子のキャパシタストレージノードの形成方法 Expired - Fee Related JP5294182B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1020040108694A KR100721548B1 (ko) 2004-12-20 2004-12-20 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR10-2004-0108694 2004-12-20
KR1020040110083A KR100623599B1 (ko) 2004-12-22 2004-12-22 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR10-2004-0110083 2004-12-22
KR10-2004-0112821 2004-12-27
KR1020040112821A KR100733458B1 (ko) 2004-12-27 2004-12-27 반도체 소자의 캐패시터 스토리지 노드 형성방법

Publications (2)

Publication Number Publication Date
JP2006179853A JP2006179853A (ja) 2006-07-06
JP5294182B2 true JP5294182B2 (ja) 2013-09-18

Family

ID=36594577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005175980A Expired - Fee Related JP5294182B2 (ja) 2004-12-20 2005-06-16 半導体素子のキャパシタストレージノードの形成方法

Country Status (3)

Country Link
US (2) US7410866B2 (ja)
JP (1) JP5294182B2 (ja)
TW (1) TWI281231B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080050871A1 (en) * 2006-08-25 2008-02-28 Stocks Richard L Methods for removing material from one layer of a semiconductor device structure while protecting another material layer and corresponding semiconductor device structures
CN100468695C (zh) * 2006-12-04 2009-03-11 中芯国际集成电路制造(上海)有限公司 改善多晶硅缺陷的方法
US8076229B2 (en) * 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
KR20120093731A (ko) * 2011-02-15 2012-08-23 에스케이하이닉스 주식회사 반도체소자의 스토리지노드 형성방법 및 이를 이용한 커패시터 형성방법
US9312222B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning approach for improved via landing profile
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
DE102017120290B3 (de) * 2017-09-04 2018-11-08 Infineon Technologies Ag Verfahren zum Prozessieren einer Schichtstruktur
US10727123B2 (en) * 2018-06-18 2020-07-28 International Business Machines Corporation Interconnect structure with fully self-aligned via pattern formation
CN111106008B (zh) * 2019-12-09 2022-06-10 福建福顺微电子有限公司 一种平坦化反刻方法
US11276571B2 (en) 2019-12-26 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method of breaking through etch stop layer
TWI762112B (zh) * 2019-12-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11211291B2 (en) * 2020-04-03 2021-12-28 International Business Machines Corporation Via formation with robust hardmask removal
US12080598B2 (en) * 2021-11-08 2024-09-03 Nanya Technology Corporation Method for preparing semiconductor device structure with silicide portion between conductive plugs
TWI841263B (zh) * 2023-02-24 2024-05-01 南亞科技股份有限公司 製造半導體元件的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006682B1 (ko) 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JP3943320B2 (ja) 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
KR20010039179A (ko) 1999-10-29 2001-05-15 윤종용 반도체 장치의 실린더형 커패시터 스토리지 전극 형성 방법
KR20020043905A (ko) 2000-12-04 2002-06-12 박종섭 캐패시터의 제조 방법
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
US6563161B2 (en) * 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same
KR100431656B1 (ko) * 2001-09-11 2004-05-17 삼성전자주식회사 반도체 장치의 제조 방법
KR20030050052A (ko) 2001-12-18 2003-06-25 주식회사 하이닉스반도체 캐패시터 및 그 제조방법
KR100449321B1 (ko) * 2001-12-24 2004-09-18 동부전자 주식회사 반도체소자의 제조방법
US6548853B1 (en) * 2002-02-13 2003-04-15 Samsung Electronics Co., Ltd. Cylindrical capacitors having a stepped sidewall and methods for fabricating the same
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
GB0205170D0 (en) * 2002-03-06 2002-04-17 Astrazeneca Ab Chemical compounds
KR100527401B1 (ko) 2002-06-03 2005-11-15 주식회사 하이닉스반도체 반도체소자 제조방법
KR100486273B1 (ko) * 2002-10-16 2005-04-29 삼성전자주식회사 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
KR100506816B1 (ko) 2003-01-06 2005-08-09 삼성전자주식회사 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법
KR100476690B1 (ko) * 2003-01-17 2005-03-18 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100555512B1 (ko) * 2003-07-31 2006-03-03 삼성전자주식회사 폴리실리콘 식각 마스크를 이용한 반도체 소자의 제조방법
KR100780610B1 (ko) * 2003-11-28 2007-11-29 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100611777B1 (ko) * 2003-12-22 2006-08-11 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100656283B1 (ko) 2005-12-14 2006-12-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
US7410866B2 (en) 2008-08-12
TW200625547A (en) 2006-07-16
US20080293212A1 (en) 2008-11-27
JP2006179853A (ja) 2006-07-06
US20060131630A1 (en) 2006-06-22
US7790546B2 (en) 2010-09-07
TWI281231B (en) 2007-05-11

Similar Documents

Publication Publication Date Title
JP5294182B2 (ja) 半導体素子のキャパシタストレージノードの形成方法
JP4543392B2 (ja) 半導体装置の製造方法
US6784084B2 (en) Method for fabricating semiconductor device capable of reducing seam generations
JP2005005669A (ja) 半導体素子の製造方法
JP4860189B2 (ja) 半導体メモリ素子の金属配線形成方法
US6852592B2 (en) Methods for fabricating semiconductor devices
US6800522B2 (en) Method for fabricating semiconductor device with storage node contact structure
KR100772687B1 (ko) 반도체 소자 제조방법
US20070161183A1 (en) Method for fabricating semiconductor device
JP5107499B2 (ja) 半導体装置
US20040219729A1 (en) Flash memory device
KR100721548B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
JP2007005756A (ja) 半導体素子のコンタクト孔の形成方法
US7199013B2 (en) Semiconductor device and method for fabricating the same
KR100733458B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
JP2009016781A (ja) フラッシュメモリ素子の製造方法
KR20070055880A (ko) 반도체 소자 제조방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20080099725A (ko) 반도체소자의 스토리지노드콘택홀 형성 방법
KR20070082674A (ko) 반도체 소자의 제조방법
KR20070062026A (ko) 반도체 소자의 컨택홀 형성방법
KR20060070068A (ko) 반도체 소자의 컨택 플러그 형성방법
KR20060128280A (ko) 반도체 소자 제조방법
KR20060075934A (ko) 반도체 소자의 컨택홀 형성방법
KR20040001847A (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120224

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20120607

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120720

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120814

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20121019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130604

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees