KR100733458B1

KR100733458B1 - 반도체 소자의 캐패시터 스토리지 노드 형성방법

Info

Publication number: KR100733458B1
Application number: KR1020040112821A
Authority: KR
Inventors: 선준협; 이성권
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-27
Filing date: 2004-12-27
Publication date: 2007-06-28
Also published as: KR20060074172A

Abstract

본 발명은 스토리지 노드 컨택 플러그의 베리어막으로 기능하는 스페이서의 손실에 의해 발생되는 후속 스토리지 노드 피복성 불량을 개선시켜 소자의 특성 저하를 방지할 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법에 관한 것으로, 이를 위해 본 발명에서는 층간 절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간 절연막을 식각하여 제1 컨택홀을 형성하는 단계와, 상기 제1 컨택홀의 내측벽에 스페이서를 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 스토리지 노드 컨택 플러그를 형성하는 단계와, 상기 스토리지 노드 컨택 플러그를 포함하는 전체 구조 상부에 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상에 절연막을 증착하는 단계와, 상기 절연막과 상기 식각 정지막을 식각하여 상기 스토리지 노드 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계와, 상기 층간 절연막과 상기 스페이서 간의 식각 선택비를 이용하여 상기 제2 컨택홀을 통해 노출되는 상기 층간 절연막의 일정 부위를 선택적으로 리세스시키는 단계와, 상기 제2 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 증착하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.

반도체 소자, 캐패시터, 스토리지 노드, 스페이서

Description

반도체 소자의 캐패시터 스토리지 노드 형성방법{METHOD FOR FORMING STORAGE NODE OF CAPACITOR IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 도시한 단면도.

도 2는 종래기술에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 통해 형성된 스토리지 노드의 피복성 불량을 도시한 도면.

도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 반도체 기판

11, 111 : 층간 절연막

12, 112 : 스페이서

13, 113 : 스토리지 노드 컨택 플러그

14, 114 : 질화막

15, 115 : 산화막(또는, 절연막)

16 : 하드 마스크

16a, 116a : 하드 마스크 패턴

17, 17a, 117a : 컨택홀

본 발명은 반도체 소자의 캐패시터 스토리지 노드(storage node) 형성방법에 관한 것으로, 특히, DRAM 소자의 캐패시터의 하부전극인 스토리지 노드 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따라 디자인 룰(design rule)이 지속적으로 감소하고 있다. 이에 따라, 단위 셀(cell)이 차지하는 면적 또한 점점 감소하고 있는 추세에 있다. 특히 DRAM 소자에서는 하나의 트랜지스터와 하나의 캐패시터로 셀을 구성하기 때문에 디자인 룰이 감소하는 경우 그 만큼 공정을 제어하는데 많은 어려움이 따른다.

이하에서는, 일례로 도 1a 내지 도 1c를 참조하여 종래기술에 따른 DRAM 소자의 캐패시터 스토리지 노드 형성방법을 설명하고, 그에 따른 문제점을 설명하기로 한다.

먼저, 도 1a에 도시된 바와 같이, 일련의 제조공정을 통해 소정의 반도체 구조물층이 형성된 반도체 기판(10) 상에 층간 절연막(11)을 형성한다. 그런 다음, 포토리소그래피 공정을 통해 층간 절연막(11)을 식각하여 컨택홀(미도시)을 형성한다. 그런 다음, 상기 컨택홀 내부에 절연막과 폴리 실리콘막을 순차적으로 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 컨택홀 측벽에 스페이서(12)를 형성하는 한편, 컨택홀이 매립되도록 스토리지 노드 컨택 플러그(13)를 형성한다. 그런 다음, 스토리지 노드 컨택 플러그(13)를 포함하는 전체 구조 상부에 질화막(14)과 산화막(15)을 순차적으로 증착한 후 그 상부에 하드 마스크(16)를 증착한다.

이어서, 도 1b에 도시된 바와 같이, 하드 마스크(16) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토 레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토 레지스트 패턴을 이용한 식각공정을 실시하여 하드 마스크(16)를 식각하여 하드 마스크 패턴(16a)을 형성한다. 그런 다음, 절연막(14)을 식각 정지막으로, 하드 마스크 패턴(16a)을 이용한 식각공정을 실시하여 산화막(15)을 식각한다. 이로써, 질화막(14)이 노출되는 제1 컨택홀(17)이 형성된다.

이어서, 도 1c에 도시된 바와 같이, 식각 정지막으로 기능하는 질화막(14)을 식각하여 스토리지 노드 컨택 플러그(13)의 상부가 노출되는 제2 컨택홀(17a)을 형성한다. 그런 다음, 도시되진 않았지만, 제2 컨택홀(17a)의 내부에 스토리지 노드, 유전체막 및 상부전극을 순차적으로 증착한 후 CMP 공정을 실시하여 캐패시터를 형성한다.

그러나, 상술한 종래기술에 따른 캐패시터 스토리지 노드 형성방법에서는 도 1c 및 도 2에 도시된 바와 같이 식각 정지막으로 기능하는 절연막(14) 식각공정시 하부의 스페이서(12)가 리세스(recess)되어 층간 절연막(11)의 측벽을 따라 틈(도 1c의 'A'참조)이 발생하게 된다. 이로 인하여, 후속 캐패시터의 스토리지 노드, 유전체막 및 상부전극 증착공정시 리세스된 스페이서(12)의 틈새 부위에서 스토리지 노드의 피복성이 저하되게 된다. 이에 따라, 스토리지 노드의 피복성이 저하된 부위에서 캐패시터의 누설전류가 증대되어 소자의 불량을 유발시키는 원인이 되고 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드 컨택 플러그의 베리어막으로 기능하는 스페이서의 손실에 의해 발생되는 후속 스토리지 노드 피복성 불량을 개선시켜 소자의 특성 저하를 방지할 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 층간 절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간 절연막을 식각하여 제1 컨택홀을 형성하는 단계와, 상기 제1 컨택홀의 내측벽에 스페이서를 형성하는 단계와, 상기 제1 컨택홀이 매립되도록 스토리지 노드 컨택 플러그를 형성하는 단계와, 상기 스토 리지 노드 컨택 플러그를 포함하는 전체 구조 상부에 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상에 절연막을 증착하는 단계와, 상기 절연막과 상기 식각 정지막을 식각하여 상기 스토리지 노드 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계와, 상기 층간 절연막과 상기 스페이서 간의 식각 선택비를 이용하여 상기 제2 컨택홀을 통해 노출되는 상기 층간 절연막의 일정 부위를 선택적으로 리세스시키는 단계와, 상기 제2 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

실시예

도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 일례로 DRAM 소자의 캐패시터 스토리지 노드 형성방법을 도시한 단면도들이다. 여기서, 도 3a 및 도 3b에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 수행하는 동일한 구성요소이다.

도 3a에 도시된 바와 같이, 일련의 제조공정을 통해 소정의 반도체 구조물층이 형성된 반도체 기판(110)을 제공한다. 이때, 반도체 구조물층은 워드라인, 비트라인, 접합영역, 셀 컨택 플러그, 산화막 계열의 층간 절연막 및 질화막 계열의 식 각 정지막 등을 포함한다.

이어서, 상기 반도체 구조물층을 포함하는 전체 구조 상부에 층간 절연막(111)을 증착한다. 이때, 층간 절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용한 단층막으로 형성한다.

이어서, CMP 공정을 실시하여 층간 절연막(111)을 평탄화한다.

이어서, 층간 절연막(111) 상에 질화막 계열의 하드 마스크(미도시)를 증착한다.

이어서, 포토리소그래피 공정을 실시하여 하드 마스크를 식각한 후 식각된 하드 마스크를 이용한 식각공정을 실시하여 층간 절연막(111)을 식각한다. 이로써, 하부 도전층, 예컨대 셀 컨택 폴리 플러그(미도시)가 노출되는 컨택홀(미도시)이 형성된다.

이어서, 하드 마스크 패턴을 제거한 후 상기 컨택홀 내부에 베리어막으로 질화막 계열의 스페이서(112)를 증착한다.

이어서, 컨택홀이 매립되도록 폴리 실리콘막 또는 텅스텐층을 증착한 후 CMP 공정 또는 에치백(etch back) 공정을 실시하여 컨택홀 내부에 고립된 스토리지 노드 컨택 플러그(113)를 형성한다.

이어서, 스토리지 노드 컨택 플러그(113)를 포함하는 전체 구조 상부에 질화막(114)을 증착한다.

이어서, 질화막(114) 상에 스토리지 노드 패턴용 절연막(115)을 증착한다. 이때, 절연막(115)은 층간 절연막(111)과 동일한 물질을 이용하여 단층막 또는 적층막으로 형성한다.

이어서, 절연막(115) 상에 하드 마스크를 증착한 후 포토리소그래피 공정을 실시하여 하드 마스크 패턴(116a)을 형성한다.

이어서, 질화막(114)을 식각 정지막으로, 하드 마스크 패턴(116a)을 이용한 식각공정을 실시하여 절연막(115)을 식각한다.

이어서, 질화막(114)을 식각하여 스토리지 노드 컨택 플러그(113)가 노출되는 컨택홀(117a)이 형성된다.

이어서, 도 3b에 도시된 바와 같이, 노출되는 층간 절연막(111)만이 선택적으로 리세스되도록 식각공정을 실시한다. 이때, 식각공정은 고밀도 플라즈마(High Density Plasma) 방식으로 식각을 적용하여 질화막 계열의 스페이서(112)는 식각되지 않고, 선택적으로 산화막 계열의 층간 절연막(111)만이 식각되도록 공정조건을 조절하여 실시하는 것이 바람직하다. 예컨대, 고밀도 플라즈마 식각공정은 C₄F₆/C₃F₈/O₂/Ar의 혼합가스를 이용하여 공정시 폴리머(polymer)가 많이 생성되는 조건으로 실시한다. 이때, C₄F₆/C₃F₈/O₂/Ar의 혼합가스의 비율은 29:14:26:400으로 하는 것이 바람직하다. 또한, 상기 C₄F₆/C₃F₈/O₂/Ar의 혼합가스에서 Ar의 유량이 100일 경우에 C₄F₆, C₃F₈ 및 O₂ 가스의 유량은 각각 4 내지 10로 한다. 플라즈마 장비의 챔버의 압력은 15mTorr 내지 20mTorr, 바람직하게는 17mTorr로 하고, 소오스 파워는 1000W 내지 2000W, 바람직하게는 1500W로 하며, 바이어스 파워는 1500W 내지 2600W, 바람직하게는 2100W로 한다. 이로써, 질화막(1121)의 손실은 최소화하면서 층간 절연막(111)의 일정 부위만을 효과적으로 리세스시키는 것이 가능하다. 한편, 이러한 고밀도 플라즈마 식각공정은 도 3a에서 컨택홀(117a)을 형성하기 위해 적용되는 고밀도 플라즈마 식각공정과 인-시튜(in-situ)로 진행할 수도 있다.

또한, 상기 식각공정은 C₂F₆/O₂의 혼합가스를 이용한 고밀도 플라즈마 방식으로 실시할 수 있다. 이 경우, C₂F₆/O₂ 혼합가스의 총 유량이 100일 경우에 O₂의 유량은 1 내지 4로 한다. 한편, 상기 고밀도 플라즈마 방식은 1mTorr 내지 10mTorr의 압력에서 300W 내지 500W의 소오스 파워와 200W 내지 400W의 바이어스 파워를 공급하여 실시한다.

이어서, 도시되진 않았지만, 컨택홀(117a)을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 증착한 후 그 상부에 유전체막을 증착한다. 그런 다음, 컨택홀(117a)이 매립되도록 상부전극을 증착한 후 CMP 공정을 실시하여 캐패시터를 형성한다.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 스토리지 노드 형성공정시 스토리지 노드 컨택 플러그의 베리어막으로 기능하는 스페이서의 측벽에 형성된 층간 절연막의 일정 부위를 선택적으로 리세스시킨 후 스토리지 노드를 증착함으로써 스토리지 노드 피복성을 개선시켜 소자의 특성이 저하되는 것을 방지할 수 있다. 결국, 캐패시터의 누설전류를 감소시켜 소자의 불량을 최소화함으로써, 소자의 수율을 향상시킬 수 있다.

Claims

층간 절연막이 형성된 반도체 기판을 제공하는 단계;

상기 층간 절연막을 식각하여 제1 컨택홀을 형성하는 단계;

상기 제1 컨택홀의 내측벽에 스페이서를 형성하는 단계;

상기 제1 컨택홀이 매립되도록 스토리지 노드 컨택 플러그를 형성하는 단계;

상기 스토리지 노드 컨택 플러그를 포함하는 전체 구조 상부에 식각 정지막을 증착하는 단계;

상기 식각 정지막 상에 절연막을 증착하는 단계;

상기 절연막과 상기 식각 정지막을 식각하여 상기 스토리지 노드 컨택 플러그가 노출되는 제2 컨택홀을 형성하는 단계;

상기 층간 절연막과 상기 스페이서 간의 식각 선택비를 이용하여 상기 제2 컨택홀을 통해 노출되는 상기 층간 절연막의 일정 부위를 선택적으로 리세스시키는 단계; 및

상기 제2 컨택홀을 포함하는 전체 구조 상부의 단차를 따라 스토리지 노드를 형성하는 단계;

를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 1 항에 있어서,

상기 층간 절연막이 산화막 계열의 물질로 이루어지고, 상기 스페이서가 질화막 계열의 물질로 이루어진 경우, 상기 층간 절연막은 C₄F₆/C₃F₈/O₂/Ar의 혼합가스를 이용한 플라즈마 방식의 식각으로 일정 부위가 리세스되는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 2 항에 있어서,

상기 C₄F₆/C₃F₈/O₂/Ar의 혼합가스에서 상기 Ar의 유량이 100일 경우에 상기 C₄F₆, C₃F₈ 및 O₂가스의 유량은 각각 4 내지 10인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 2 항에 있어서,

상기 플라즈마 방식의 식각은 15mTorr 내지 20mTorr의 압력에서 1000W 내지 2000W이 소오스 파워와 1500W 내지 2600W의 바이어스 파워를 공급하여 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 1 항에 있어서,

상기 제2 컨택홀을 통해 노출되는 상기 층간 절연막의 일정 부위를 리세스시키는 단계는 C₂F₆/O₂의 혼합가스를 이용한 플라즈마 방식의 식각으로 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 5 항에 있어서,

상기 C₂F₆/O₂ 혼합가스의 총 유량이 100일 경우에 상기 O₂의 유량은 1 내지 4인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
제 5 항에 있어서,

상기 플라즈마 방식의 식각은 1mTorr 내지 10mTorr의 압력에서 300W 내지 500W의 소오스 파워와 200W 내지 400W의 바이어스 파워를 공급하여 실시하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.