KR20030093436A - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 LPC2(스토리지노드 콘택) 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 어택방지막을 형성하는 단계; 상기 어택방지막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제2절연막 및 상기 어택방지막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 스토리지노드 콘택 오픈을 위한 공정에서의 절연막의 손상에 따른 반도체소자의 특성 열화를 방지하기에 적합한 반도체소자 제조방법에 관한 것이다.
반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택영역의 확보와 갭-필(Gap-fill) 특성의 향상 또한 소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact) 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지도 2f를 참조하여 종래의 반도체소자 제조공정을 살펴본다.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC(Self Align Contact) 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다.
게이트전극(11) 측벽을 감싸도록 질화막 계열의 스페이서용 절연막(11')을 형성한다.
이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다.
이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.
이어서, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 선택적에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 격리된(Isolated) 플러그(15)를 형성하는 바, 이 때의 반도체소자 단면은 도 2c에 도시된 바와 같다.
다음으로 도 2d에 도시된 바와 같이, 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 2e와 같은 단면이 완성된다.
이어서 도 2f에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 스토리지노드 콘택 공정을 실시한다.
한편, 전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.
그러나, 제1 및 제2층간절연막(12, 16)은 통상적으로 BPSG(BoroPhospho Silicate Glass) 등의 산화막 물질을 이용하는 바, 이들은 전술한 습식식각 공정에서 사용되는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)와 HF 등에 의해 그 식각률이 매우 높아, 도 2f에 도시된 23과 같이 제1층간절연막(12)에 대한 어택(26)이 발생하게 된다.
이러한 어택(26)은 스토리지노드와 비트라인 또는 다른 전도배선 등과의 전기적 단락을 유발할 수 있어, 반도체소자의 성능을 악화시킬 수 있다.
도 3은 종래기술에 따른 문제점을 도시한 단면도인 바, 도 3에 도시된 바와 같이, 후속 비트라인(20, 21) 스페이서 형성을 위한 질화막(24) 형성시 제1층간절연막(12)의 어택(26) 부분에 공극(Void, 25) 이 발생하게 되며, 이 또한 전극간의 전기적 단락 및 수율을 떨어뜨리는 중요한 원인으로 작용한다.
도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM(Scanning Electron Microscopy) 사진으로서, 제1층간절연막(12)에 대한 어택(26)의 발생을 도시하고 있다.
한편, 이러한어택을 방지하기 위한 방법으로 LPC1 공정시 제1층간절연막의 CD를 감소키기는 것을 강구할 수 있으나, 이는 소자간 격리를 위한 여유도와 SAC 공정 적용의 어려움이 있어 현실적으로 불가능하며, 비트라인의 폭을 증가시키는 것을 강구할 수 있으나, 이 또한 콘택 저면의 CD 확보와 스토리지노드 콘택 공정시 갭필 특성을 악화시킬 수 있는 문제점이 발생하여 실제 공정상 적용이 어렵다.
따라서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 공정기술의 개발이 시급히 요청되고 있는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.
도 2a 내지 도 2f는 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 종래의 반도체소자 제조공정을 도시한 단면도.
도 3은 종래기술에 따른 문제점을 도시한 단면도.
도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM 사진.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판11 : 게이트전극
12 : 제1절연막15 : 플러그(LPC1)
16 : 제2절연막19 : 비트라인 콘택 플러그
20, 21 : 비트라인22 : 포토레지스트 패턴
23 : 스토리지노트 콘택홀30 : 어택방지막
상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 어택방지막을 형성하는 단계; 상기 어택방지막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제2절연막 및 상기 어택방지막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 반도체 소자 제조 공정 중 LPC1 공정 후 평탄화된 플러그 상부에 질화막 등의 습식 용액에 대한 식각 내성을 갖는 어택방지막을 형성함으로써, 스토리지노드 콘택 공정에 따른 하지의 어택을 최소화하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도이다.
한편, 도면의 간략화를 위해 종래기술과 동일한 도1과 도 2a 및 도 2b를 동일한 도면으로 사용하였으며, 종래와 동일한 구성요소에 대해서는 동일부호로 처리하였다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)을 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(SNC)이 형성되어 있다.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2b와 도 5a 내지 도 5d를 참조하여 본 발명의 일실시예에 따른 반도체소자 제조공정을 살펴본다.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.
이 때, 0.1㎛ 기술의 공정에서는 일예로 게이트전극의 총 두께는 1000Å ∼ 5000Å, 하드마스크의 두께는 2000Å ∼ 4000Å 정도로 하는 것이 바람직하다.
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다.
게이트전극(11) 측벽에 스페이서가 형성되나 이 또한, 도면의 간략화를 위해 생략하였다.
이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1절연막(12)예컨대, 층간절연막을 형성하는 바, 고온산화막(HTO), APL(Advanced Planalization Layer) 산화막, SOD(Spin On Dielectric), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 막 평탄화 특성이 우수한 물질을 사용하여 예컨대, 1500Å ∼ 6000Å의 두께로 형성한다.
계속해서, 제1절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔 조사 또는 Ar 이온주입 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다.
이어서, 포토레지스트 패턴(13)을 식각마스크로 제1절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.
이어서 도 5a에 도시된 바와 같이, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 SEG 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, CMP 또는 전면식각을 통해 격리된 플러그(15)를 형성한다.
계속해서, 플러그(15)를 포함한 전체 구조 상부에 어택방지막(30)을 형성하는 바, LPC2 공정시 사용되는 습식식각에 의한 제1절연막(12)의 어택을 방지하기 위한 것으로, 산화막 계열에 비해 상대적으로 불산 등에 식각 내성을 갖는 실리콘질화막 또는 실리콘산화질화막을 단독 또는 혼합하여 사용한다.
이 때, 어택방지막(30)은 50Å ∼ 300Å의 두께로 형성하는 것이 바람직하다.
다음으로 도 5b에 도시된 바와 같이, 제1절연막(12)과 동일한 물질을 이용하여 1000Å ∼ 10000Å의 두께로 제2절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 5c와 같은 단면이 완성된다.
여기서, 비트라인도 전술한 게이트전극과 동일한 재료 및 두께로 형성한다.
이어서 도 5d에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2절연막(16)과 어택방지막(30)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다.
전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.
한편, 전술한 본 발명의 실시예에서 예시된 어택방지막(30)이 식각배리어로 작용함으로써, 습식식각 공정에서 제1절연막(12)의 어택을 방지한다.
이 때, 식각 용액으로는 암모니아수와 불산의 비율이 50:1 ∼ 500:1인 BOE나, 물과 불산의 비율이 50:1 ∼ 500:1인 묽은 불산을 사용하는 것이 바람직하다.
또한, 전술한 건식식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 절연막(16)과 질화막 계열의 물질의 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8, C4F6또는 C2F4등의 다량의 폴리머를 유발하는 과탄소 함유가스를 사용한다.
또한, 전술한 고선택비에 식각 공정 윈도우(Window)를 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F2, CH3F, CH2, CH4, C2H4또는 H2등을 사용할 수 있다.
또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있다.
한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 윈도우가 넓은 식각 공정을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼함하여 사용할 수 있다.
전술한 본 발명은, LPC1 공정 후 질화막 등의 어택방지막을 형성함으로써, LPC2 공정시 습식식각에 따른 하부 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 스토리지노드 콘택 형성을 위한 식각 후, 하지 플러그와의 접촉면적을 증대시키기 위해 습식식각시 플러그 형성 후 미리 형성한 질화막 게열의 어택방지막을 통해 하부의 절연막에 대한 어택을 방지하며 개구부를 충분히 확보할 수 있어 궁극적으로, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

  1. 제1절연막을 관통하여 기판에 콘택된 다수의 플러그를 형성하는 단계;
    상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 어택방지막을 형성하는 단계;
    상기 어택방지막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및
    건식 및 습식식각 공정으로 상기 제2절연막 및 상기 어택방지막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계에서 경사의 식각 프로파일을 갖도록 건식식각을 실시한 후, 습식식각을 통해 수직 프로파일을 얻는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 플러그는 상기 제1절연막과 평탄화된 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 어택방지막은 실리콘질화막 또는 실리콘산화질화막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 어택방지막을 50Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 습식식각시,
    암모니아수와 불산의 비율이 50:1 내지 500:1인 완충산화막식각제 또는 물과 불산의 비율이 50:1 내지 500:1인 묽은 불산을 사용하는 것을 특징으로 하는 반도체소자 제조방법.
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