KR20010017872A - 반도체 소자 제조방법 - Google Patents
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Abstract
PE-SiON 재질의 절연막 덴시티(density)를 증가시켜 주어 스토리지 전극의 목부러짐 현상을 방지하고, 공정 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막을 형성하는 단계와, SiH4, N2O, N2가스 분위기하에서, 상기 제 1 절연막 상에 PE-SiON 재질의 제 2 절연막을 형성하는 단계와, 상기 기판 표면이 소정 부분 노출되도록 상기 제 2 및 제 1 절연막을 순차 식각하여 상기 절연막 내에 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 전면에 폴리실리콘막을 형성하는 단계 및, 스토리지 전극 형성부를 한정하는 식각 마스크를 이용하여 상기 폴리실리콘막을 선택식각하여 스토리지 전극을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 커패시터 제조시 스토리지 전극의 목부러짐 현상이 발생되는 것을 막을 수 있도록 하여 공정 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화가 진행됨에 따라 칩 사이즈를 축소함과 동시에 대용량 메모리를 구현하기 위하여 동일 점유면적 내에서 커패시터가 차지하는 면적은 줄이면서도 커패시턴스는 크게 확보하려는 노력이 경주되고 있다.
도 1에는 이러한 목적에 부합하도록 개발된 종래의 커패시터 제조방법을 도시한 공정블럭도가 제시되어 있고, 도 2에는 상기 공정 수순에 의거하여 제조된 반도체 소자의 커패시터 구조를 도시한 단면도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 간략하게 살펴보면 다음과 같다.
제 1 단계(10)로서, 반도체 기판(50) 상에 산화막 재질의 제 1 절연막(52)을 형성한다.
제 2 단계(12)로서, SiH4, N2O, NH3, N2가스 분위기하에서 상기 절연막(52) 상에 PE-SiON 재질의 제 2 절연막(54)을 형성한다.
제 3 단계(14)로서, 상기 기판(50) 표면이 소정 부분 노출되도록 제 1 및 제 2 절연막(52),(54)을 순차 식각하여 상기 절연막 내에 콘택 홀(56)을 형성한다.
제 4 단계(16)로서, 상기 콘택 홀(156) 내부가 충분히 채워지도록 상기 결과물 전면에 소정 두께의 폴리실리콘막을 형성한다.
제 5 단계(18)로서, 스토리지 전극 형성부를 한정하는 마스크를 이용하여 상기 폴리실리콘막을 건식식각하여 스토리지 전극(58)을 형성해 주므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 기술을 적용하여 커패시터를 이루는 스토리지 전극을 형성할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
스토리지 전극 형성부를 한정하는 마스크를 이용한 식각 공정 진행시에는 통상, 제 2 절연막(54) 상에 폴리실리콘막이 잔존하는 것을 막기 위하여 오버 에치를 실시하고 있는데, 이 과정에서 PE-SiON 재질의 제 2 절연막(54)이 견디질 못하고 일부(도 2에서 참조부호 t로 표시된 두께) 함께 식각이 이루어지게 된다.
따라서, 공정 마진의 허용 범위 내에서 미스얼라인(misalign)이 발생되더라도 오버 에치 과정에서 제 2 절연막(54)이 버티지 못하고 제거된 부분(도 2에서 참조부호 Ⅰ로 표시된 콘택 홀 상단부)을 통해 식각 가스가 콘택 홀(56) 내로 치고 들어가 그 내부의 폴리실리콘막 일부(도 2에서 참조부호 h로 표시된 부분)를 식각시키는 불량을 야기시키게 된다.
이러한 불량이 발생될 경우, 스토리지 전극(58)의 중앙 부분이 취약하여 공정 진행중에 부러지는 현상(이를 일명, 스토리지 전극의 목부러짐 현상이라 한다)이 유발될 뿐 아니라 이로 인해 공정 신뢰성이 저하되는 결과가 초래되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 커패시터 제조시 PE-SiON 재질의 제 2 절연막을 NH3가스가 제외된 SiH4, N2O, N2가스 분위기하에서 형성해 주어 상기 막질의 덴시티(density)를 증가시켜 주므로써, 스토리지 전극을 형성하기 위한 막질 패터닝 작업시 상기 절연막이 오버 에치되는 것을 감소시켜 스토리지 전극의 목부러짐 현상을 방지하고, 공정 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 커패시터 제조방법을 도시한 공정블럭도,
도 2는 도 1의 공정 순서에 의거하여 제조된 커패시터 구조를 도시한 단면도,
도 3은 본 발명에 의한 커패시터 제조방법을 도시한 공정블럭도,
도 4는 도 3의 공정 순서에 의거하여 제조된 커패시터 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막을 형성하는 단계와; SiH4, N2O, N2가스 분위기하에서, 상기 제 1 절연막 상에 PE-SiON 재질의 제 2 절연막을 형성하는 단계와; 상기 기판 표면이 소정 부분 노출되도록 상기 제 2 및 제 1 절연막을 순차 식각하여 상기 절연막 내에 콘택 홀을 형성하는 단계와; 상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 전면에 폴리실리콘막을 형성하는 단계; 및 스토리지 전극 형성부를 한정하는 식각 마스크를 이용하여 상기 폴리실리콘막을 선택식각하여 스토리지 전극을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
상기 공정을 적용하여 커패시터를 제조할 경우, 제 2 절연막의 덴시티가 기존보다 증가된 관계로 인해, 스토리지 전극 형성을 위한 폴리실리콘막 식각시 발생되는 제 2 절연막의 오버 에치량을 최소화할 수 있게 되므로, 스토리지 전극의 목부러짐이 발생되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명에서 제안된 반도체 소자의 커패시터 제조방법을 도시한 공정블럭도를 나타내고, 도 4는 도 3의 공정 수순에 의거하여 제조된 반도체 소자의 커패시터 구조를 도시한 단면도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 간략하게 살펴보면 다음과 같다.
제 1 단계(100)로서, 반도체 기판(150) 상에 산화막 재질의 제 1 절연막(152)을 형성한다.
제 2 단계(102)로서, SiH4, N2O, N2가스 분위기하에서 상기 절연막(152) 상에 PE-SiON 재질의 제 2 절연막(154)을 형성한다. 이와 같이, NH3가스가 제외된 SiH4, N2O, N2가스 분위기하에서 제 2 절연막(154)을 형성한 것은 상기 막질의 덴시티를 기존의 경우보다 증가시켜 주어 후속 공정(예컨대, 스토리지 전극을 형성하기 위한 폴리실리콘막 식각 공정) 진행시 오버 에치되는 량을 감소시켜 주기 위함이다. 일 실험 예로서, 동일 두께(예컨대, T)를 갖는다는 조건하에서 기존막(예컨대, SiH4, N2O, NH3, N2가스 분위기하에서 형성된 PE-SiON 재질의 제 2 절연막)의 경우는 건식식각하는데 14 ~ 15초 정도의 시간이 소요되는 반면, 개선막(예컨대, SiH4, N2O, N2가스 분위기하에서 형성된 PE-SiON 재질의 제 2 절연막)의 경우는 20 ~ 22초 정도의 시간이 소요됨을 확인할 수 있었다.
제 3 단계(104)로서, 상기 기판(150) 표면이 소정 부분 노출되도록 제 1 및 제 2 절연막(152),(154)을 순차 식각하여 상기 절연막 내에 콘택 홀(156)을 형성한다.
제 4 단계(106)로서, 상기 콘택 홀(156) 내부가 충분히 채워지도록 상기 결과물 전면에 소정 두께의 폴리실리콘막을 형성한다.
제 5 단계(108)로서, 스토리지 전극 형성부를 한정하는 마스크를 이용하여 상기 폴리실리콘막을 건식식각하여 스토리지 전극(158)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 기 언급된 설명에서 알 수 있듯이 PE-SiON 재질의 제 2 절연막(154)이 기존의 경우에 비해 덴스(dense)한 막질 구성을 가지게 되므로, 폴리실리콘막을 식각하는 과정에서 발생되던 제 2 절연막의 오버 에치를 최소화할 수 있게 된다. 따라서, 이 경우에는 공정 마진의 허용 범위 내에서 미스얼라인이 발생되더라도 이로 인한 스토리지 전극(158)의 목부러짐 현상은 발생하지 않게 된다.
설혹, 콘택 홀(156) 상단부의 미스얼라인된 부분(도 4에서 참조부호 Ⅱ로 표시된 부분)을 통해 식각 가스가 치고 들어간다손 치더라도 이로 인해 식각되는 폴리실리콘막의 량은 극히 미세하여 스토리지 전극(158)의 목부러짐에는 관여하지 못하므로, 이와 관련된 사항은 고려하지 않아도 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 커패시터 제조시 PE-SiON 재질의 제 2 절연막을 SiH4, N2O, N2가스 분위기하에서 형성해 주어 상기 막질의 덴시티를 기존보다 증가시켜 주므로써, 스토리지 전극을 형성하기 위한 막질 패터닝 작업시 상기 절연막이 오버 에치되는 것을 감소시킬 수 있게 되므로, 스토리지 전극의 목부러짐 현상을 방지할 수 있게 될 뿐 아니라 공정 신뢰성 또한 향상시킬 수 있게 된다.
Claims (1)
- 반도체 기판 상에 제 1 절연막을 형성하는 단계와;SiH4, N2O, N2가스 분위기하에서, 상기 제 1 절연막 상에 PE-SiON 재질의 제 2 절연막을 형성하는 단계와;상기 기판 표면이 소정 부분 노출되도록 상기 제 2 및 제 1 절연막을 순차 식각하여 상기 절연막 내에 콘택 홀을 형성하는 단계와;상기 콘택 홀 내부가 충분히 채워지도록 상기 결과물 전면에 폴리실리콘막을 형성하는 단계; 및스토리지 전극 형성부를 한정하는 식각 마스크를 이용하여 상기 폴리실리콘막을 선택식각하여 스토리지 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990033612A KR20010017872A (ko) | 1999-08-16 | 1999-08-16 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990033612A KR20010017872A (ko) | 1999-08-16 | 1999-08-16 | 반도체 소자 제조방법 |
Publications (1)
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| KR20010017872A true KR20010017872A (ko) | 2001-03-05 |
Family
ID=19607280
Family Applications (1)
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| KR1019990033612A KR20010017872A (ko) | 1999-08-16 | 1999-08-16 | 반도체 소자 제조방법 |
Country Status (1)
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| KR (1) | KR20010017872A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527401B1 (ko) * | 2002-06-03 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
-
1999
- 1999-08-16 KR KR1019990033612A patent/KR20010017872A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527401B1 (ko) * | 2002-06-03 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
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