KR100310823B1 - 반도체장치의콘택홀형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 큰택홀 형성방법에 관한 것으로서, 특히, 초고집적 디램소자의 셀부의 콘택홀 형성시 별도로 형성한 폴리실리콘층을 이용하여 워드라인과 콘택홀의 단락을 방지하는 등 공정신뢰도를 개선시킨 미세한 콘택홀의 형성에 적합하도록 한 폴리릴콘층을 이용한 반도체장치의 콘택홀 형성방법에 관한 것이다. 본 발명은 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 워드라인을 반도체기판에 형성하는 단계와, 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 워드라인을 포함하는 반도체기판위에 제 1 절연막을 형성하는 단계와, 제 1 절연막 위에 배리어층을 형성하는 단계와, 배리어층 위에 층간절연층을 형성하는 단계와, 층간절연층의 소정부위를 제거하여 불순물 확산영역 및 워드라인의 소정 부위와 대응하는 부위의 배리어층 표면을 노출시키는 콘택홀을 형성하는 단계와, 워드라인 측면부에만 배리어층을 잔류시키는 단계와, 잔류한 배리어층 표면을 포함하는 콘택홀 내부 표면에 제 2 절연막을 형성하는 단계와, 제 2 절연막과 제 1 절연막의 소정 부위를 제거하여 불순물 확산영역의 일부 표면을 노출시키는 단계를 포함하여 이루어진다.

Description

반도체장치의 콘택홀 형성방법
본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로서, 특히, 초고집적 디램소자의 셀부의 콘택홀 형성시 별도로 형성한 폴리실리콘층을 이용하여 워드라인과 콘택홀의 단락을 방지하는 등 공정신뢰도를 개선시킨 미세한 콘택홀의 형성에 적합하도록 한 폴리실리콘층을 이용한 반도체장치의 콘택홀 형성방법에 관한것이다.
종래 디램(DRAM)소자의 콘택홀 형성방법에서는 반응성이온식각법(reactive ion etching), 플라즈마 타입등의 기존의 플라즈마를 이용한 방식으로 진행되며 사용되는 기체로는 Ar, CF4, CHF3등의 혼합기체를 사용하여 왔고 일부 고밀도 풀라즈마를 이용하는 경우에는 C2F6만을 첨가하여 콘택홀 형성공정을 진행하여 왔다.
일반적으로 실리콘 기판 위에 산화막이 두껍게 증착되고 그위에 콘택홀 형성을 위한 포토레지스트패턴이 형성되는데 콘택홀이 형성된 후의 실리콘기판의 표면도 일부 식각되어진다.
종래 기술에 따른 디램소자의 셀부에 미세 콘택홀 형성방법은 다음과 같다.
산화막과 질화막의 고선택비를 이용한 자기정렬 콘택(self-aligned contact)형성공정을 이용하여 셀부에 층간절연층을 제거하여 콘택홀을 형성한다. 이때, 워드라인과 콘택홀에 형성되는 플러그와의 단락현상을 방지하기 위하여 워드라인 위에 캡핑용 질화막을 두껍게 형성하고 또한, 캡핑용 질화막 위에 식각정지막으로 이용되는 배리어 질화막을 기판 표면에 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 콘택홀 힝성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘기판(10)상에 게이트절연막(12)을 열산화막으로 형성한 후 게이트 형성을 위한 폴리실리콘층(13)을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(14)을 증착하여 형성하고 사진식각공정을 실시하여 게이트(13)를 패터닝하여 형성한다.
그리고 게이트(13)를 이용하여 소스/드레인인 불순물 확산영역(11)을 형성한다.
그 다음 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 질화막을 증착하여 배리어층(15)을 노출된 게이트(13) 측면을 포함하는 기판(10)의 전면에 형성한다.
도 1b를 참조하면, 질화막으로 이루어진 배리어층(15) 위에 층간절연층(16)을 게이트(13) 사이의 골을 매립하도록 두껍게 증착한다. 이때 층간절연층으로 BPSG, PETEOS, USG 등을 사용할 수 있다.
상기에서 기판(10)은 불순물영역(11)이 확산된 반도체기판이거나 또는, 하부 배선층(도시되지 않음)일 수도 있다.
층간절연층(16) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 층간절연층(16)의 소정 부분을 노출시킨다. 이 때, 층간절연층(16)의 노출된 부분은 반도체기판(10)의 불순물영역(11) 및 게이트(13)의 상부 일부 표면과 대응한다.
포토레지스트가 제거된 부분을 통하여 Ar, CHF3, CF4의 혼합기체 플라즈마를 사용한 건식식각을 실시한다. 이때, 노출된 층간절연층은 제거되고 배리어층(14)의 일부표면이 노출되면서 콘택홀이 형성된다. 그러나, 노출된 배리어층(15)이 불순물 확산영역(11)의 표면을 보호하고 있으므로 기판 표면은 콘택홀 식각공정에서 손상을 입지 않는다.
도 1c를 참조하면, 노출된 배리어층에 에치백을 실시하여 캡핑용 질화막(l4) 게이트(13), 게이트산화막(12) 측면 부위에 걸쳐서 잔류하는 질화막으로 이루어진 측벽스페이서(151)를 형성하면서 기판의 불순물 확산영역(11) 표면을 노출시키므로서 콘택홀 형성공정을 완료한다.
그러나, 상술한 종래 기술에 따른 콘택홀 형성방법은 콘택홀 형성용 식각시 워드라인과 이후에 형성되는 플러그 등과의 단락을 방지하기 위하여 캡핑용 절연막의 형성 두께가 충분히 두꺼워야 하고, 층간절연층 식각시 식각정지막으로 이용되는 배리어층을 형성하며야 하므로 결국 셀부의 높이를 증가시키게 되어 별도의 퍼리부와 코아부의 단차를 줄이는 추가 공정이 필요하다.
그리고, 층간절연층 식각시 식각정지층으로 작용하는 배리어층의 두께는 콘택홀의 선폭을 감소시키므로 비트라인 또는 캐패시터와의 전기적 특성을 나쁘게 할 염려가 있다.
또한, 경사(slope)가 많이 많이 발생하는 자기정렬 콘택형성공정 특성상, 홀 크기가 더욱 작아지거나 오정렬이 되는 경우 불순물 확산영역 표면이 완전히 노출되지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 초고집적 디램소자의 셀부의 콘택홀 형성시 별도로 형성한 폴리실리콘층을 이용하여 워드라인과 콘택홀의 단락을 방지하는 등 공정신뢰도를 개선시킨 미세한 콘택홀의 형성에 적합하도록 한 폴리실리콘층을 이용한 반도체장치의 콘택홀 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택홀 형성방법은 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 워드라인을 반도체기판에 형성하는 단계와, 상기 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 상기 워드라인을 포함하는 상기 반도체기판위에 제 1 질화막을 형성하는 단계와, 상기 제 1 질화막 위에 배리어층을 형성하는 단계와, 상기 배리어층 위에 층간절연층을 형성하는 단계와, 상기 층간절연층의 소정부위를 제거하여 상기 불순물 확산영역 및 상기 워드라인의 소정 부위와 대응하는 부위의 상기 배리어층 표면을 노출시키는 콘택홀을 형성하는 단계와, 상기 워드라인 측면부에만 상기 배리어층을 잔류시키는 단계와, 잔류한 상기 배리어층 표면을 포함하는 상기 콘택홀 내부 표면에 제 2 질화막을 형성하는 단계와, 상기 제 2 질화막과 상기 제 1 질화막의 소정 부위를 제거하여 상기 불순물 확산영역의 일부 표면을 노출시키는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 콘택홀 형성방법을 도시하는 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 콘택홀 형성방법을 도시하는 공정단면도.
본 발명은 배리어층 위에 폴리실리콘층을 추가로 형성하여 기존의 디램 셀 구조를 그대로 이용할 수 있다. 이는, 종래의 캡핑용 절연막 보다 낮게 질화막을 형성하여 워드라인을 패터닝한 후 그 위에 다시 질화막을 증착한다. 이때, 질화막은 식각방지막으로 작용하는 것 보다는 이후 형성되는 폴리실리콘층과의 절연을 위하여 사용된다. 그리고, 질화막 위에 폴리실리콘층을 얇게 증착한다. 폴리실리콘층은 콘택홀을 형성하기 위하여 층간절연층을 식각할 때 기판 표면을 보호하는 식각정지층으로의 역할을 한다.
산화막으로 이루어진 층간절연층 식각시 종래 자기정렬 콘택형성방법의 산화막/질화막 식각선택비에 비하여 산화막/폴리실리콘의 식각선택비가 훨씬 크므로 콘택홀 형성 프로파일의 경사가 거의 발생하지 않아 워드라인 사이의 공간을 최대한 활용할 수 있게 한다.
층간절연층을 제거한 다음 폴리실리콘층을 에치백으로 식각하여 측벽 형태의 폴리실리콘층을 잔류시킨 다음, 콘택홀과의 단락을 방지하기 위하여 질화막을 다시 콘택홀의 내부를 포함하는 전면에 형성한다. 이 질화막은 폴리실리콘층 하부에 형성된 질화막과 이후 공정에서 함께 식각되고, 최종적으로 콘택홀의 내부 하면은 기판표면이 노출되고 측면은 질화막 측벽으로 감싸인 형태가 된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 콘택홀 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)상에 게이트절연막(22)을 열산화막으로 형성한 후 게이트 형성을 위한 폴리실리콘층(23)을 증착하여 형성한다.
폴리실리콘층(23)위에 캡핑용절연막으로 질화막(24)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법 증착하여 형성한다.
그리고 사진식각공겅을 실시하여 캡핑용절연막인 제 1 질화막(24)/폴리실리콘층(23)/게이트절연막(22)을 페터닝하여 워드라인인 게이트라인(23)을 형성한다.
그리고 게이트(23)를 이온주입 마스크로 이용하여 소스/드레인인 불순물 확산영역(21)을 형성한다.
그 다음 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 제 2 질화막(25)을 증착하여 노출된 게이트(23) 측면을 포함하는 기판(20)의 전면에 형성한다. 이때, 제 2 질화막(25)의 증착두께는 주변부와의 단차 및 콘택홀의 선폭을 고려하여 얇게 형성하며, 제 2 질화막은 식각방지막으로 작용하는 것 보다는 이후 형성되는 폴리실리콘층(26)과의 절연을 위하여 사용된다. 그리고, 제 2 질화막(25) 위에 폴리실리콘층(26)을 얇게 CVD법으로 증착하여 형성한다. 이때, 폴리실리콘층(26)은 콘택홀을 형성하기 위하여 층간절연층을 식각할 때 기판 표면을 보호하는 식각정지층으로의 역할을 한다.
도시하지는 않았지만, 셀부를 포토레지스트패턴으로 덮은 다음 페리부와 코아부의 폴리실리콘층을 제거한 후 포토레지스트패턴을 제거한다.
도 2b를 참조하면, 워드라인 사이의 골을 매립하도록 충분한 두께로 층간절연층(27)을 폴리실리콘층(26) 위에 CVD법으로 증착하여 형성한다. 이때 층간절연층을 형성하기 위하여 BPSG, PETEOS, USG 등을 사용할 수 있다.
층간절연층(27) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 층간절연층(27)의 소정 부분을 노출시킨다. 이 몌, 층간절연층(27)의 노출된 부분은 반도체기판(20)의 불순물영역(21) 및 게이트(23)의 상부 일부 표면과 대응한다.
포토레지스트가 제거된 부분을 통하여 Ar, CHF3, CF4의 혼합기체 플라즈마를 사용한 건식식각을 실시한다. 이때, 노출된 층간절연층은 제거되고 폴리실리콘(26)의 일부 표면이 노출되면서 콘택홀이 형성된다. 그러나, 노출된 폴리실리콘(26)과 그 하부의 제 2 질화막(25)이 불순물 확산영역(21)의 표면을 보호하고 있으므로 기판 표면은 콘택홀 식각공정에서 손상을 입지 않는다. 이때, 산화막으로 이루어진 층간절연층 식각시 종래 자기정렬 콘택형성방법의 산화막/질화막 식각선택비에 비하여 산화막/폴리실리콘의 식각선택비가 훨씬 크므로 콘택홀 형성 프로파일의 경사가 거의 발생하지 않아 워드라인 사이의 공간을 최대한 활용할 수 있게 한다.
도 2c를 참조하면, 노출된 폴리실리콘층을 에치백으로 식각하여 측벽 형태의 폴리실리콘층(261)을 잔류시킨 다음, 콘택홀과의 단락을 방지하기 위하여 제 3 질화막(28)을 다시 콘택홀의 내부를 포함하는 전면에 형성한다.
도 2d를 참조하면, 제 3 질화막(28)과 폴리실리콘층 하부에 형성된 제 2 질화막을 함께 식각하여 최종적으로 콘택홀의 내부 하면은 기판(20) 표면인 불순물 확산영역(21)의 일부 표면이 노출되고 측면은 질화막 측벽으로 감싸인 형태를 형성한다.
따라서, 본 발명은 워드라인과 콘택홀과의 단락 가능성을 완전히 배제하였고, 캡핑용 질화막의 형성두께를 낮게하므로서 전체 층간절연층의 단차를 확보하고, 오정렬이 생겨도 공정마진에 여유가 있고, 콘택홀의 선폭 마진도 향상되며, 콘택홀의 공간을 최대한으로 확보하고, 상이한 싸이즈를 갖는 콘택홀을 동시에 형성할 수 있으므로 공정신뢰도를 크게 개선하는 장점이 있다.

Claims (7)

  1. (정정) 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 워드라인을 반도체기판에 형성하는 단계와, 상기 불순물 확산영역과 캡절연막, 게이트라인, 게이트절연막으로 이루어진 상기 워드라인을 포함하는 상기 반도체기판위에 제 1 질화막을 형성하는 단계와, 상기 제 1 질화막 위에 배리어층을 형성하는 단계와, 상기 배리어층 위에 층간절연층을 형성하는 단계와, 상기 층간절연층의 소정부위를 제거하여 상기 불순물 확산영역 및 상기 워드라인의 소정 부위와 대응하는 부위의 상기 배리어층 표면을 노출시키는 콘택홀을 형성하는 단계와, 상기 워드라인 측면부에만 상기 배리어층을 잔류시키는 단계와, 잔류한 상기 배리어층 표면을 포함하는 상기 콘택홀 내부 표면에 제 2 질화막을 형성하는 단계와,상기 제 2 질화막과 상기 제 1 질화막의 소정 부위를 제거하여 상기 불순물 확산영역의 일부 표면을 노출시키는 단계로 이루어진 반도체장치의 콘택홀 형성방법.
  2. (정정) 청구항 1에 있어서, 상기 캡절연막은 질화막으로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  3. 청구항 1에 있어서, 상기 배리어층은 상기 층간절연층과 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  4. 청구항 3에 있어서, 상기 층간절연층은 산화막으로 형성하고 상기 배리어층은 폴리실리콘충으로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  5. (정정) 청구항 1에 있어서, 상기 제 2 질화막과 상기 제 1 질화막의 소정 부위를 제거하여 상기 불순물 확산영역의 일부 표면을 노출시키는 상기 단계는, 상기 제 2 질화막과 상기 제 1 질화막에 에치백을 실시하는 단계로 이루어진 것이 특징인 반도체장치의 콘택홀 형성방법.
  6. 청구항 1에 있어서, 상기 배리어층은 상기 반도체기판의 셀부에 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
  7. 청구항 1에 있어서, 상기 캡절연막은 주변부와의 단차를 개선하기 위하여 낮게 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
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Publication number Priority date Publication date Assignee Title
JPH0817943A (ja) * 1994-06-30 1996-01-19 Texas Instr Japan Ltd 半導体装置の製造方法

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