JPH0817943A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0817943A
JPH0817943A JP6201271A JP20127194A JPH0817943A JP H0817943 A JPH0817943 A JP H0817943A JP 6201271 A JP6201271 A JP 6201271A JP 20127194 A JP20127194 A JP 20127194A JP H0817943 A JPH0817943 A JP H0817943A
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JP
Japan
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layer
sio
etching
polysilicon
polysilicon layer
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JP6201271A
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English (en)
Inventor
Takashi Iwakiri
隆志 岩切
Kiyomi Hirose
清実 広瀬
Hirotaka Shinozuka
弘登 篠塚
Muneomi Enomoto
統臣 榎本
Yasuhiro Okumoto
康博 奥本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
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Publication date
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Abstract

(57)【要約】 【構成】 ポリシリコン層11（又は半導体基板１）上に
母材又はスペーサとなるＳｉＯ2 層22を形成する工程
と；このＳｉＯ2 層上にナイトライド層31を積層する工
程と；ナイトライド層31及びＳｉＯ2 層22をほぼ同一パ
ターンに加工する工程と；この加工後にナイトライド層
31をマスクとしてＳｉＯ2 層22の外側面をエッチングす
ることによって、このエッチングで除去された領域上に
ナイトライド層31を突出させる（即ち、ひさし構造31Ａ
を形成する）工程と；この突出部分を含めてナイトライ
ド層31及びＳｉＯ2 層22上からポリシリコン層11上にか
けてキャパシタ下部電極となるポリシリコン層23を被着
する工程と；ポリシリコン層23をエッチングして、ナイ
トライド層31の突出部分31Ａの直下においてＳｉＯ2 層
22の外側面にポリシリコン層23の一部分を残す工程と；
を有する衝立型構造の円筒型スタックセルキャパシタを
有するダイナミックＲＡＭの製造方法。 【効果】 下地が平坦でない場合でも衝立型構造を制御
性良く確実に形成することができる半導体装置の製造方
法を提供することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置（特に、例
えば円筒型スタックセルキャパシタを有するダイナミッ
クＲＡＭ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、衝立型構造の素子、例えば容量を
増大させるために円筒型に形成されたスタックセルキャ
パシタを有するダイナミックＲＡＭ等の半導体集積回路
装置は、図43〜図50に示す如き工程を経て製造してい
る。
【０００３】図43に示す層構造を作製するには、Ｐ型シ
リコン基板１の一主面に公知のＬＯＣＯＳ法によってフ
ィールドＳｉＯ2 膜２を選択的に形成した後、ゲート酸
化膜５を熱酸化法で形成し、一層目のポリシリコンをＣ
ＶＤ法（化学的気相成長法）で堆積させ、これをフォト
エッチング法でパターニングしてポリシリコンワードラ
インＷＬを形成し、更にワードラインＷＬをマスクにし
てＮ型不純物（例えば砒素又はリン）をイオン注入法で
シリコン基板１に打ち込み、セルフアライン方式でＮ+
型半導体領域３（ソース領域）及び４（ドレイン領域）
を形成する。ワードラインＷＬ上には、絶縁のために酸
化膜６をほぼ同一パターンに形成しておく。
【０００４】そして、全面にＣＶＤ法で堆積させたパッ
シベーション用のＳｉＯ2 層７、下地層保護のためのＳ
ｉ3 Ｎ4 層８及びＳｉＯ2 層９を順次積層し、Ｎ+ 型ソ
ース領域３上の積層膜の一部分をドライエッチングによ
り重ね切りして選択的に除去し、コンタクトホール10を
形成する。
【０００５】次いで、ＣＶＤ法でコンタクトホール10を
含みかつソース領域３に接続されるように全面に二層目
のポリシリコン層11を堆積させ、このポリシリコン層11
上に、衝立型構造を形成する母材又はスペーサとなるＳ
ｉＯ2 層12をＣＶＤ法で堆積させる。
【０００６】次いで、図44に示すように、所定パターン
にフォトレジスト13を被着し、これをマスクにして下層
のＳｉＯ2 層12をエッチングによりパターニングする。
【０００７】次いで、図45に示すように、フォトレジス
ト13の除去後に、ＳｉＯ2 層12及びポリシリコン層11上
の全面に、ＣＶＤ法によって三層目のポリシリコン層13
を堆積させる。このポリシリコン層13は衝立材となるも
のである。
【０００８】次いで、図46に示すように、ポリシリコン
層13をドライエッチングにより全面エッチングし、エッ
チバックによりＳｉＯ2 層12の外側面（外周面）にのみ
ポリシリコン層13をサイドウォールとして選択的に残
す。このポリシリコン層13は円筒形に残され、セルキャ
パシタの一方の電極となるものである。但し、このエッ
チバック時に、上記のワードラインＷＬ及びこの上の積
層膜６、７、８、９によってかなり大きな段差14が存在
しているため、この段差の底部にはエッチングされない
ポリシリコン残留物13ａが残ってしまう。
【０００９】次いで、図47に示すように、母材（スペー
サ）としてのＳｉＯ2 層12及び上記積層膜のＳｉＯ2 層
９を選択的にエッチングで除去し、ポリシリコン層13を
円筒形に露出させると共に、ポリシリコン層11にフィン
部11Ａを形成する。但し、上記のポリシリコン残留物13
ａはエッチングされないため、この下部においてＳｉＯ
2 層９の一部分９ａが残ることになる。
【００１０】次いで、図48に示すように、ＣＶＤ法によ
って全面に誘電体膜、例えばＳｉ3Ｎ4 膜15を堆積さ
せ、更にこのＳｉ3 Ｎ4 膜を酸化処理して酸化被膜によ
りピンホールを埋め、誘電体膜を緻密な膜とする。
【００１１】次いで、図49に示すように、ＣＶＤ法によ
って全面に四層目のポリシリコン層16を堆積させ、これ
をセルキャパシタＣａｐの上部電極（プレート電極）と
する。
【００１２】なお、図示は省略したが、この上部電極16
上にはＣＶＤ法によって層間絶縁膜を積層し、これにＮ
+ 型ドレイン領域４に達するコンタクトホールを開け、
このコンタクトホールにビットラインを被着し、例えば
64メガ用のダイナミックＲＡＭのメモリセルを製造す
る。
【００１３】このようにして、いわゆるサイドウォール
技術を応用することによって、衝立型構造の円筒型スタ
ックセルキャパシタＣａｐを有するメモリセルを製造で
きるが、本発明者はこの製造方法について検討したとこ
ろ、次のような欠陥があることを見出した。
【００１４】即ち、特に図45〜図46に示したポリシリコ
ン層13の全面エッチングに際し、その下地が平坦である
場合には問題はないが、図示したようにワードラインＷ
Ｌの側方にはかなり大きな段差14が存在しているので、
エッチングされないポリシリコン残留物13ａが段差14の
底部に残ってしまうことである。
【００１５】この残留物13ａは、図50に斜線で示すよう
にワードラインＷＬに沿って隣接するキャパシタＣａｐ
−Ｃａｐ間に亘って存在し、これらのキャパシタ間（具
体的には、図46の段階におけるポリシリコン層13−13
間）を接続してしまうことになる。こうした残留物13ａ
は、図示した領域以外にも同様に存在する。
【００１６】この結果、各メモリセル間のキャパシタ同
士が短絡されるので、メモリ機能に誤動作等の支障をき
たし、正常な動作を行わせることができない。
【００１７】このような問題を回避する上で、ポリシリ
コン層13の全面エッチングを十分に行えば、図51に示す
ようにポリシリコン残留物13ａを完全に除去することは
できる。しかし、この場合には、キャパシタの下部電極
として残したいポリシリコン層13も更にエッチングさ
れ、その高さがかなり減少することになる。
【００１８】これでは、キャパシタの電極面積（即ち、
容量）が大きく減少するため、不適当である。しかも、
場合によっては、段差14が更に高いときには、ポリシリ
コン残留物13ａを除去しようとすれば、ポリシリコン層
13自体がエッチングされすぎてなくなってしまうことも
ある。
【００１９】
【発明が解決しようとする課題】本発明の目的は、下地
が平坦でない場合でも衝立型構造を制御性良く確実に形
成することができる半導体装置の製造方法を提供するこ
とにある。
【００２０】
【課題を解決するための手段】即ち、本発明は、基体上
に第１の層（例えば、後述の母材又はスペーサとなるＳ
ｉＯ2 層22）を形成する工程と；この第１の層上に第２
の層（例えば、後述のナイトライド層31）を積層する工
程と；前記第２の層及び前記第１の層をほぼ同一パター
ンに加工する工程と；この加工後に前記第２の層をマス
クとして前記第１の層の外側面をエッチングすることに
よって、このエッチングで除去された領域上に前記第２
の層を突出させる（即ち、ひさし構造を形成する）工程
と；この突出部分を含めて前記第２の層及び前記第１の
層上から前記基体上にかけて第３の層（例えば、後述の
キャパシタ下部電極となるポリシリコン層23）を被着す
る工程と；前記第３の層をエッチングして、前記第２の
層の前記突出部分の直下において前記第１の層の外側面
に前記第３の層の一部分を残す工程と；を有する半導体
装置の製造方法に係るものである。
【００２１】本発明の製造方法は、前記第３の層をエッ
チングするに際し、その下地において基体上に既述した
段差14の如き段差が存在している場合でも実施可能であ
る。即ち、基体上の段差部分も含めて前記第３の層を被
着した後、この第３の層を全面エッチングすることがで
きる。
【００２２】また、前記第３の層を被着した後、この第
３の層上に第４の層（例えば、後述のＳｉＯ2 層32）を
積層し、この第４の層を全面エッチングして、前記第２
の層の突出部分における前記第３の層の被着部分の直下
において第３の層の外側面に前記第４の層の一部分を残
し、更に、この第４の層の一部分をマスクとして前記第
３の層をエッチングすることが望ましい。
【００２３】また、前記第３の層のエッチング後に、少
なくとも前記第２の層及び前記第１の層をそれぞれエッ
チングで除去し、残された前記第３の層を含む表面上に
第５の層（例えば、後述のナイトライド層25）を被着
し、更に、この第５の層上に第６の層（例えば、後述の
キャパシタ上部電極となるポリシリコン層26）を被着す
ることにより、前記第３の層及び前記第６の層を対向電
極とし、前記第５の層を誘電体膜とする衝立型構造のキ
ャパシタを形成することができる。
【００２４】
【実施例】以下、本発明を実施例について説明する。
【００２５】図１〜図25は、本発明をダイナミックＲＡ
Ｍに適用した第１の実施例を示すものである。
【００２６】本実施例によるダイナミックＲＡＭ（特に
そのメモリセル）を製造するには、まず、図１に示すよ
うに、Ｐ型シリコン基板１の一主面に公知のＬＯＣＯＳ
法（酸化温度1100℃）によってフィールドＳｉＯ2 膜２
を厚さ4000Åに選択的に形成した後、ゲート酸化膜５を
熱酸化法（温度 850℃）で厚さ 120Åに形成する。
【００２７】次いで、一層目のリンドープドポリシリコ
ン層41をＣＶＤ法で厚さ1500Åに堆積させ、この上にＣ
ＶＤ法（温度 800℃）でＳｉＯ2 層６を厚さ2000Åに積
層した後、この積層膜をフォトエッチング法で図２のよ
うにパターニングして、ポリシリコンワードラインＷＬ
及びＳｉＯ2 層６を同一パターンに形成する。
【００２８】次いで、図３に示すように、ワードライン
ＷＬの外側面に厚さ 120Åの薄いＳｉＯ2 膜６Ａを熱酸
化で形成し、ＳｉＯ2 層６及びワードラインＷＬをマス
クにしてＮ型不純物（例えば砒素又はリン）40を 40ke
V、２×1013/cm3でイオン注入法でシリコン基板１に打
ち込み、セルフアライン方式でＮ+ 型半導体領域３（ソ
ース領域）及び４（ドレイン領域）を形成する。
【００２９】次いで、図４に示すように、ＣＶＤ法（温
度 800℃）によって、厚さ 450Åのパッシベーション用
のＳｉＯ2 層７、下地層保護のための厚さ 300ÅのＳｉ
3 Ｎ4 層８及びキャパシタのフィン部形成用の厚さ 700
ÅのＳｉＯ2 層９を順次積層する。ワードラインＷＬの
側方には、高さｈが3500Å程度の比較的大きな段差14が
形成される。
【００３０】次いで、図５に示すように、シリコン基板
１の表面上に、フォトレジスト42を所定パターンに形成
し、これをマスクにしてＳｉＯ2 層９、Ｓｉ3 Ｎ4 層８
及びＳｉＯ2 層７を順次ドライエッチングし、Ｎ+ 型ソ
ース領域３上の積層膜の一部分を除去してコンタクトホ
ール10を形成する。
【００３１】次いで、図６に示すように、ＣＶＤ法でコ
ンタクトホール10を含みかつソース領域３に接続される
ように二層目のリンドープドポリシリコン層11を厚さ15
00Åに堆積させる。このポリシリコン層11は、仮想線の
ように厚さ5000Åに堆積後に矢印43のようにエッチバッ
クして仮想線11’のように形成してもよいが、表面積を
増加させる目的で、むしろ薄い膜（例えば1500Å）を堆
積させて下地の形状を反映した方がよいことから、実線
で示す厚さに始めから堆積させた方がよい。
【００３２】次いで、図７に示すように、ポリシリコン
層11上に、衝立型構造を形成する母材又はスペーサとな
るＳｉＯ2 層22をＣＶＤ法（温度 800℃）で厚さ3500Å
に堆積させる。そして、この上に、ＣＶＤ法（温度 800
℃）によりＳｉ3 Ｎ4 層31を厚さ1300Åに堆積させる。
【００３３】次いで、図８に示すように、所定パターン
にフォトレジスト33を被着し、これをマスクにして下層
のＳｉ3 Ｎ4 層31及びＳｉＯ2 層22を同一パターンにエ
ッチングする。この際、ポリシリコン層11も幾分エッチ
ングされる。
【００３４】次いで、図９に示すように、フォトレジス
ト33の除去後に、Ｓｉ3 Ｎ4 層31をマスクにして下地の
ＳｉＯ2 層22をエッチング（ＳｉＯ2 層22の側面のアン
ダーカット）し、幅ｗ＝700 Åのひさし部分31ＡをＳｉ
3 Ｎ4 層31に形成する。即ち、ＳｉＯ2 層22の外周部を
700Åアンダーカットする。このエッチングにはフッ酸
を使用し、ＳｉＯ2 層22のアンダーカットと同時にポリ
シリコン層11の表面の洗浄も行う。
【００３５】次いで、図10に示すように、Ｓｉ3 Ｎ4 層
31、ＳｉＯ2 層22及びポリシリコン層11上の全面に、Ｃ
ＶＤ法によって三層目のリンドープドポリシリコン層23
を厚さ 700Åに堆積させる。このポリシリコン層23は衝
立材となるものであって、Ｓｉ3 Ｎ4 層31のひさし部分
31Ａの周囲にも被着される。
【００３６】ポリシリコン層23上には更に、ＣＶＤ法
（温度 800℃）によって、保護膜としてのＳｉＯ2 層32
を厚さ 450Åに堆積させる。この場合、Ｓｉ3 Ｎ4 層31
とこのひさし部分31Ａに被着される各層32、23との合計
厚さｔは3300Å程度となる。なお、ポリシリコン層23
は、堆積時はアモルファスシリコンであるが、これが加
熱によってポリシリコン化したものである。
【００３７】次いで、図11に示すように、ＳｉＯ2 層32
を全面エッチングし、Ｓｉ3 Ｎ4 層31のひさし部分31Ａ
の直下のポリシリコン層23の側面にのみＳｉＯ2 層32の
一部分をサイドウォールとして選択的に残す。このと
き、ＳｉＯ2 層32は、Ｓｉ3 Ｎ4 層31上のみならず、こ
のひさし部分31Ａの周囲において図10に示した厚さｔに
亘って除去されると共に、Ｓｉ3 Ｎ4 層31上のポリシリ
コン層23も 200Å程度エッチング除去されて 500Åの厚
さに残る。
【００３８】次いで、図12に示すように、ポリシリコン
23をドライエッチングにより全面エッチングし、エッチ
バックによりＳｉＯ2 層22の外側面（外周面）にのみポ
リシリコン層23をサイドウォールとして選択的に残す。
この場合、Ｓｉ3 Ｎ4 層31のひさし部分31Ａによってこ
の直下にあるポリシリコン層23をエッチングから保護
し、かつ、サイドウォールとしてのＳｉＯ2 層32がＳｉ
Ｏ2 層22の外側面のポリシリコン層23を外方から保護す
ることになる。これによって、ＳｉＯ2 層22の外側面に
はポリシリコン層23をひさし部分31Ａ下の厚み（又は高
さ）分だけ選択的に残すことができる。
【００３９】従って、このエッチング時には、ポリシリ
コン層23のうち、ＳｉＯ2 層22の外側面に残されるべき
ポリシリコン層23はＳｉ3 Ｎ4 層31のひさし部分31Ａに
よって保護されると共に、ＳｉＯ2 層32によって外面が
保護及び規制されるため、図11の状態からポリシリコン
層を十分にエッチングしてもひさし部分31Ａ下にポリシ
リコン層23を選択的に残せる上に、その不要部分を完全
に除去することができ、しかも残ったポリシリコン層23
の外面は平滑となる。
【００４０】即ち、Ｓｉ3 Ｎ4 層31上のポリシリコン層
23をはじめ、Ｓｉ3 Ｎ4 層31及びＳｉＯ2 層22、32以外
の領域にあるポリシリコン層23及び11を十分に除去でき
ると共に、段差14においても完全に除去でき、図40で述
べた残留物13ａの如きポリシリコン残留物は段差14にお
いて生じることはないし、残されたポリシリコン層23の
外面はエッチングで荒らされることもない。
【００４１】但し、Ｓｉ3 Ｎ4 層31のひさし部分31Ａの
存在によってポリシリコン層のエッチングが十分に行わ
れるため、ポリシリコンのエッチングによってポリマー
化した堆積物（エッチング副生成物）21が図12のように
ポリシリコン層23及び11の外周囲に付着し易くなる。こ
の堆積物21は、後述するように特にポリシリコン層11の
エッチング、更にはＳｉＯ2 層22の形成時のマスク合わ
せにおいて有利な作用をなすが、図13以降では図示省略
した。
【００４２】次いで、図13に示すように、Ｓｉ3 Ｎ4 層
31を熱リン酸でエッチング除去し、スペーサとしてのＳ
ｉＯ2 層22を露出させる。この場合、ポリシリコン層23
及び11に対し、Ｓｉ3 Ｎ4 層31のエッチングレートを十
分大きくしておく必要がある。
【００４３】次いで、図14に示すように、ＳｉＯ2 層2
2、32及び９をフッ酸によってエッチング除去し、ポリ
シリコン層23をセルキャパシタの一方の電極として円筒
形に露出させると共に、ポリシリコン層11にフィン部11
Ａを形成する。この場合も、ポリシリコン層23及び11に
対し、ＳｉＯ2 層22、32及び９のエッチングレートを十
分に大きくしておく必要がある。
【００４４】次いで、図15に示すように、ＣＶＤ法（温
度 700℃）によって全面に誘電体膜、例えばＳｉ3 Ｎ4
膜25を厚さ75Åに堆積させ、更にこのＳｉ3 Ｎ4 膜を 8
50℃で酸化処理して酸化被膜によりピンホールを埋め、
誘電体膜を緻密な膜とする。
【００４５】次いで、図16に示すように、ＣＶＤ法によ
って全面に四層目のリンドープドポリシリコン層26を厚
さ 700Åに堆積させ、これをセルキャパシタＣＡＰの上
部電極（プレート電極）とする。
【００４６】次いで、図17に示すように、この上部電極
26上に、ＣＶＤ法によって、ＳｉＯ2 層43を厚さ 300Å
に堆積させ、更に、ＳｉＯ2 層44を厚さ85Åに堆積させ
る。
【００４７】次いで、図18に示すように、ＣＶＤ法によ
って、ＳｉＯ2 層45を厚さ 500Åに堆積させ、この上に
ＳｉＯ2 層46を厚さ10,000Åに積層する。
【００４８】次いで、図19に示すように、ＳｉＯ2 層46
をエッチバックした後、ドライエッチングによりＮ+ 型
ドレイン領域４上のＳｉＯ2 層46、更には45、44、43を
選択的に除去し、しかる後に、下地のポリシリコン層26
を選択的に除去し、コンタクトホールとなる孔47を形成
する。
【００４９】次いで、図20に示すように、上記の孔47を
含む全面に、ＣＶＤ法によってＳｉＯ2 層48を厚さ 750
Åに堆積する。
【００５０】次いで、図21に示すように、ＳｉＯ2 層48
を全面エッチングし、孔48の側面にのみＳｉＯ2 層48を
残し、更に、このＳｉＯ2 層48をマスクにして下地のＳ
ｉ3Ｎ4 層８及びＳｉＯ2 層７を順次エッチングで除去
する。これによって、Ｎ+ 型ドレイン領域４に達するコ
ンタクトホール49を形成する。
【００５１】次いで、図22に示すように、ＣＶＤ法によ
って、コンタクトホール49を含む全面にリンドープドポ
リシリコン層50を厚さ5000Åに堆積する。
【００５２】次いで、図23に示すように、ポリシリコン
層50を全面エッチングしてエッチバックし、コンタクト
ホール49内にのみ残した後、タングステンをスパッタリ
ングによって全面に被着し、更に、これをパターニング
してビットラインＢＬを形成する。
【００５３】このようにして、衝立型構造の円筒型スタ
ックセルキャパシタＣＡＰを有する例えば64メガ用のダ
イナミックＲＡＭのメモリセルを製造することができ
る。この製造において、本発明に基づく方法は、次の如
き優れた利点を有している。
【００５４】即ち、図９〜図12で述べたことから明らか
なように、キャパシタＣＡＰの下部電極としてのポリシ
リコン層23を衝立型構造にエッチングする際に、ひさし
部分31ＡのあるＳｉ3 Ｎ4 層31を設けているので、この
ひさし部分31Ａによってその直下のポリシリコン層23を
エッチングから効果的に保護する。従って、ポリシリコ
ン層23の全面エッチングを十分行っても、ひさし部分31
Ａ下の厚み（又は高さ）分だけポリシリコン層23をＳｉ
Ｏ2 層22の外側面に選択的に残すことができる。換言す
れば、スペーサとしてのＳｉＯ2 層22の膜厚によりポリ
シリコン層23の高さを規制できる。これと同時に、かな
りの段差14が半導体基板上に存在していてもその段差14
においてもポリシリコン層23を十二分にエッチング除去
でき、残留物が残ることがない（図24も参照）。
【００５５】この結果、衝立型構造の下部電極（ポリシ
リコン層23）を所望の高さ及び厚みに常に形成でき、セ
ルキャパシタＣＡＰの容量を大きくできる上に、ポリシ
リコン残留物が存在しないことから既述した如きキャパ
シタ間の短絡もなく、常に正常動作が可能なメモリセル
を提供できる。
【００５６】また、ポリシリコン層23の全面エッチング
時に、ポリシリコン層23の外面にＳｉＯ2 層32を被着し
ているので、残すべきポリシリコン層23の外面をＳｉＯ
2 層32によって規制でき、ポリシリコン層23の厚みを所
望の大きさに保持できる。換言すれば、ポリシリコン層
23の堆積厚さを決めれば、そのままの厚みが保持される
から、厚みの制御性も向上する。しかも、ＳｉＯ2 層32
によって、ポリシリコン層23の外面がエッチングによっ
て荒れることもなく、平滑化することができる。
【００５７】このように、下部電極としてのポリシリコ
ン層23は、常に所望の高さ及び厚みに制御性良く形成で
き、数10Åのオーダーで高精度に制御できる。
【００５８】更に、図25に示すように、図12の工程でポ
リマー化したエッチング副生成物21がポリシリコン層23
及び11の外周囲に付着した場合、図25（Ａ）のように、
スペーサとしてのＳｉＯ2 層22のパターニング時のマス
ク合わせの位置ずれによりＳｉＯ2 層22が目的とする位
置に形成されないで、その端部が仮にソース領域３上に
位置ずれしても、エッチング副生成物21がソース領域３
上のポリシリコン層11を覆うことになる。
【００５９】この結果、図11の状態からポリシリコン層
23、更にはポリシリコン層11をエッチングしたときに、
エッチング副生成物21がソース領域３上のポリシリコン
層11をエッチングから保護する作用がある。しかし、図
25（Ｂ）のように、エッチング副生成物21が存在しない
とすれば、ソース領域３上のポリシリコン層11がエッチ
ングされて孔51が開いてしまうことがある。これでは、
それ以降の各層の成膜に支障をきたす等、問題を生じ
る。
【００６０】この問題を解消するには、スペーサとして
のＳｉＯ2 層22のパターンを大きくして、位置ずれして
も図25（Ｂ）のような事態を防止することも考えられる
が、そのようにパターンを大きくすることにはパターニ
ング技術の面から限界がある。本実施例では、ＳｉＯ2
層22のパターンを大きくしなくても、図25（Ａ）で示し
たようにして問題を解消できることは有利であり、図25
（Ａ）のように極端に位置ずれしない場合でも、少なく
ともエッチング副生成物21の幅ｘ分だけはＳｉＯ2 層22
のパターニング時のマスク合わせを余裕を以て行うこと
ができ、この点でも集積度の向上は期待できる。
【００６１】図26〜図30は、本発明をダイナミックＲＡ
Ｍに適用した第２の実施例を示すものである。
【００６２】本実施例によれば、ダイナミックＲＡＭの
メモリセルの製造において、上述の第１の実施例で述べ
た図１〜図９までの工程は同様であるが、それ以降の工
程として図26に示すように、Ｓｉ3 Ｎ4 層31、ＳｉＯ2
層22及びポリシリコン層11上の全面に、ＣＶＤ法によっ
て三層目のリンドープドポリシリコン層23を厚さ 700Å
に堆積させる。このポリシリコン層23は衝立材となるも
のであって、Ｓｉ3 Ｎ4 層31のひさし部分31Ａの周囲に
も被着される。
【００６３】次いで、図10〜図11で述べた工程とは異な
り、図27に示すように、ポリシリコン層23を直接ドライ
エッチングにより全面エッチングし、エッチバックによ
りＳｉＯ2 層22の外側面（外周面）にのみポリシリコン
層23をサイドウォールとして選択的に残す。この場合、
Ｓｉ3 Ｎ4 層31のひさし部分31Ａによってこの直下にあ
るポリシリコン層23をエッチングから保護することにな
る。これによって、ＳｉＯ2 層22の外側面にはポリシリ
コン層23をひさし部分31Ａ下の厚み（又は高さ）分だけ
選択的に残すことができる。
【００６４】従って、このエッチング時には、ポリシリ
コン層23のうち、ＳｉＯ2 層22の外側面に残されるべき
ポリシリコン層23はＳｉ3 Ｎ4 層31のひさし部分31Ａに
よって保護されるので、図26の状態からポリシリコン層
を十分にエッチングしてもひさし部分31Ａ下にポリシリ
コン層23を選択的に残せる上に、その不要部分を完全に
除去することができる。
【００６５】即ち、Ｓｉ3 Ｎ4 層31上のポリシリコン層
23をはじめ、Ｓｉ3 Ｎ4 層31及びＳｉＯ2 層22以外の領
域にあるポリシリコン層23及び11を十分に除去できると
共に、段差14においても完全に除去でき、図46で述べた
残留物13ａの如きポリシリコン残留物は段差14において
生じることはない。
【００６６】但し、Ｓｉ3 Ｎ4 層31のひさし部分31Ａの
存在によってポリシリコン層のエッチングが十分に行わ
れるため、ポリシリコンのエッチングによってポリマー
化した堆積物（エッチング副生成物）21が図27のように
ポリシリコン層23及び11の外周囲に付着し易くなる。こ
の堆積物21は、後述するように特にポリシリコン層11の
エッチング、更にはＳｉＯ2 層22の形成時のマスク合わ
せにおいて有利な作用をなすが、図28以降では図示省略
した。
【００６７】次いで、図28に示すように、Ｓｉ3 Ｎ4 層
31を熱リン酸でエッチング除去し、スペーサとしてのＳ
ｉＯ2 層22を露出させる。この場合、ポリシリコン層23
及び11に対し、Ｓｉ3 Ｎ4 層31のエッチングレートを十
分大きくしておく必要がある。
【００６８】次いで、図29に示すように、ＳｉＯ2 層22
及び９をフッ酸によってエッチング除去し、ポリシリコ
ン層23をセルキャパシタの一方の電極として円筒形に露
出させると共に、ポリシリコン11にフィン部11Ａを形成
する。この場合も、ポリシリコン層23及び11に対し、Ｓ
ｉＯ2 層22及び９のエッチングレートを十分に大きくし
ておく必要がある。
【００６９】そして、これ以降の工程は図15〜図23で述
べたものと同様であるので、その説明は省略する。
【００７０】このようにして、本実施例によれば、図23
で示した如き衝立型構造の円筒型スタックセルキャパシ
タＣＡＰを有する例えば64メガ用のダイナミックＲＡＭ
のメモリセルを製造することができる。この製造におい
ても、本発明に基づく方法は、上述したと同様の優れた
利点を有している。
【００７１】即ち、図26〜図27で述べたことから明らか
なように、キャパシタＣＡＰの下部電極としてのポリシ
リコン層23を衝立型構造にエッチングする際に、ひさし
部分31ＡのあるＳｉ3 Ｎ4 層31を設けているので、この
ひさし部分31Ａによってその直下のポリシリコン層23を
エッチングから効果的に保護する。従って、ポリシリコ
ン層23の全面エッチングを十分行っても、ひさし部分31
Ａ下の厚み（又は高さ）分だけポリシリコン層23をＳｉ
Ｏ2 層22の外側面に選択的に残すことができる。換言す
れば、スペーサとしてのＳｉＯ2 層22の膜厚によりポリ
シリコン層23の高さを規制できる。これと同時に、かな
りの段差14が半導体基板上に存在していてもその段差14
においてもポリシリコン層23を十二分にエッチング除去
でき、残留物が残ることがない（図24も参照）。
【００７２】この結果、衝立型構造の下部電極（ポリシ
リコン層23）を所望の高さ及び厚みに常に形成でき、セ
ルキャパシタＣＡＰの容量を大きくできる上に、ポリシ
リコン残留物が存在しないことから既述した如きキャパ
シタ間の短絡もなく、常に正常動作が可能なメモリセル
を提供できる。
【００７３】更に、図30に示すように、図27の工程でポ
リマー化したエッチング副生成物21がポリシリコン層23
及び11の外周囲に付着した場合、図30（Ａ）のように、
スペーサとしてのＳｉＯ2 層22のパターニング時のマス
ク合わせの位置ずれによりＳｉＯ2 層22が目的とする位
置に形成されないで、その端部が仮にソース領域３上に
位置ずれしても、エッチング副生成物21がソース領域３
上のポリシリコン層11を覆うことになる。
【００７４】この結果、図26の状態からポリシリコン層
23、更にはポリシリコン層11をエッチングしたときに、
エッチング副生成物21がソース領域３上のポリシリコン
層11をエッチングから保護する作用がある。しかし、図
30（Ｂ）のように、エッチング副生成物21が存在しない
とすれば、ソース領域３上のポリシリコン層11がエッチ
ングされて孔51が開いてしまうことがある。これでは、
それ以降の各層の成膜に支障をきたす等、問題を生じ
る。
【００７５】この問題を解消するには、スペーサとして
のＳｉＯ2 層22のパターンを大きくして、位置ずれして
も図30（Ｂ）のような事態を防止することも考えられる
が、そのようにパターンを大きくすることにはパターニ
ング技術の面から限界がある。本実施例では、ＳｉＯ2
層22のパターンを大きくしなくても、図30（Ａ）で示し
たようにして問題を解消できることは有利であり、図30
（Ａ）のように極端に位置ずれしない場合でも、少なく
ともエッチング副生成物21の幅ｘ分だけはＳｉＯ2 層22
のパターニング時のマスク合わせを余裕を以て行うこと
ができ、この点でも集積度の向上は期待できる。
【００７６】図31〜図36は、本発明をダイナミックＲＡ
Ｍに適用した第３の実施例を示すものである。
【００７７】本実施例によれば、ダイナミックＲＡＭの
メモリセルの製造において、上述の第１の実施例に述べ
た図１〜図８までの工程は同様に行うが、その後は、図
31に示すように、ＳｉＯ2 層22のエッチング工程におい
て、ＳｉＯ2 層22の側面のアンダーカット幅を1700Åと
して、Ｓｉ3 Ｎ4 層31に幅ｗ＝1700Åのひさし部分31Ａ
を形成する。
【００７８】次いで、図32に示すように、Ｓｉ3 Ｎ4 層
31、ＳｉＯ2 層22及びポリシリコン層11上の全面に、Ｃ
ＶＤ法によって三層目のリンドープドポリシリコン層23
を厚さ 700Åに堆積させる。このポリシリコン層23は衝
立材となるものであって、Ｓｉ3 Ｎ4 層31のひさし部分
31Ａの周囲にも被着される。更に、ポリシリコン層23上
にＣＶＤ法（温度 800℃）によって保護膜としてのＳｉ
Ｏ2 層32を厚さ 450Åに堆積させる。なお、ポリシリコ
ン層23は、堆積時はアモルファスシリコンであるが、こ
れが加熱によってポリシリコン化したものである。
【００７９】次いで、図33に示すように、ＳｉＯ2 層32
を全面エッチングし、Ｓｉ3 Ｎ4 層31のひさし部分31Ａ
の下方部に位置するポリシリコン層23の表面部分にのみ
ＳｉＯ2 層32の一部分をサイドウォール状に選択的に残
す。
【００８０】次いで、図34に示すように、ポリシリコン
層23をドライエッチングにより全面エッチングし、エッ
チバックによりＳｉＯ2 層22の外側面（外周面）にのみ
ポリシリコン層23の一部分をサイドウォール状に選択的
に残す。この場合、Ｓｉ3 Ｎ4 層31のひさし部分31Ａ及
びサイドウォール状のＳｉＯ2 層32によってひさし部分
31Ａの下方に位置するポリシリコン層23をエッチングか
ら保護し、かつ、サイドウォール状のＳｉＯ2 層32がＳ
ｉＯ2 層22の外側面のポリシリコン層23を外方から保護
することになる。これによって、ＳｉＯ2 層22の外側面
には、堆積させただけの厚さのポリシリコン層23を選択
的に残すことができる。
【００８１】従って、このエッチング時には、ポリシリ
コン層23のうち、ＳｉＯ2 層22の外側面に残されるべき
ポリシリコン層23がＳｉ3 Ｎ4 層31のひさし部分31Ａ及
びＳｉＯ2 層32によって保護及び規制されるため、図33
の状態からポリシリコン層を十分にエッチングしてもひ
さし部分31Ａの下方にポリシリコン層23を選択的に残せ
る上に、その不要部分を完全に除去することができ、し
かも、残ったポリシリコン層23の外面は平滑となる。
【００８２】即ち、Ｓｉ3 Ｎ4 層31上のポリシリコン層
23をはじめ、Ｓｉ3 Ｎ4 層31及びＳｉＯ2 層22、32以外
の領域にあるポリシリコン層23及び11を十分に除去でき
ると共に、段差14においても完全に除去でき、図46で述
べた残留物13ａの如きポリシリコン残留物は段差14にお
いて生じることはないし、残されたポリシリコン層23の
外面はエッチングで荒らされることもない。
【００８３】但し、Ｓｉ3 Ｎ4 層31のひさし部分31Ａ及
びＳｉＯ2 層32の存在によってポリシリコン層のエッチ
ングが十分に行われるため、ポリシリコンのエッチング
によってポリマー化した堆積物が第１の実施例（図12参
照）と同様にポリシリコン層23及び11の外周囲に付着し
易くなるが、図34〜図36においては省略した。
【００８４】次いで、図35に示すように、Ｓｉ3 Ｎ4 層
31を熱リン酸でエッチング除去し、スペーサとしてのＳ
ｉＯ2 層22を露出させる。この場合、ポリシリコン層23
と11に対しＳｉ3 Ｎ4 層31のエッチングレートを十分に
大きくしておく必要がある。
【００８５】次いで、図36に示すように、ＳｉＯ2 層2
2、32及び９をフッ酸によってエッチング除去し、ポリ
シリコン層23をセルキャパシタの一方の電極としてフリ
ンジ部（又はフランジ部）23Ａを有する形状に露出させ
ると共に、ポリシリコン層11にフィン部11Ａを形成す
る。この場合も、ポリシリコン層23及び11に対し、Ｓｉ
Ｏ2 層22、32及び９のエッチングレートを十分に大きく
しておく必要がある。
【００８６】そして、これ以降の工程は図15〜図23で述
べたものと同様であるので、その説明は省略する。
【００８７】このようにして、本実施例によれば、その
上部にフリンジ部23Ａに追随した形状のフリンジ部を有
する衝立型構造のスタックセルキャパシタを形成するこ
とができるので、本実施例は上述の第１の実施例の利点
に加えて以下のような優れた利点を有している。
【００８８】即ち、衝立型構造を形成するポリシリコン
層23の上部にフリンジ部23Ａが形成されるので、セルキ
ャパシタの電極の表面積が増加し、セルキャパシタの静
電容量を増加させることができる。なお、このフリンジ
部23Ａの突出幅ｙは、ＳｉＯ2 層22の側面のアンダーカ
ット幅ｗ及びポリシリコン層23の堆積厚さを適宜に調整
することにより任意に設定できる。
【００８９】図37は、本発明をダイナミックＲＡＭに適
用した第４の実施例を示すものである。
【００９０】この実施例では、上述した各実施例とは異
なり、衝立型構造のスタックセルキャパシタＣＡＰを円
筒型のポリシリコン層23Ａとこの内側位置に直立した円
筒型のポリシリコン層23Ｂとの同心円状のパターンに形
成している。
【００９１】従って、上述した各実施例に比べて中心位
置のポリシリコン層23Ｂによってキャパシタの電極面
積、即ち容量を一層増大させることができる。こうした
ポリシリコン層23Ｂは、図９の工程においてＳｉ3 Ｎ4
層31の内側位置にリング状の開口を開け、この開口形状
にＳｉＯ2 層22をエッチングし、更に図10（又は図26）
以降の工程を実施することによって形成することができ
る。
【００９２】図38〜図42は、本発明の第５の実施例を示
すものである。この実施例は、上述したダイナミックＲ
ＡＭのメモリセルではなく、半導体基板上に形成される
配線に本発明を適用したものである。
【００９３】即ち、まず図38に示すように、半導体基板
１上に形成した絶縁層62（フィールドＳｉＯ2 膜等）上
に、ＣＶＤ法によってＳｉＯ2 層22及びＳｉ3 Ｎ4 層31
を順次積層する。このときの成膜条件は、図７で述べた
ものと同様であってよい。
【００９４】次いで、図39に示すように、図８で述べた
と同様に、Ｓｉ3 Ｎ4 層31及びＳｉＯ2 層22を同一パタ
ーンにエッチングし、配線パターン形状に分離して残
す。
【００９５】次いで、図40に示すように、図９で述べた
と同様に、Ｓｉ3 Ｎ4 層31をマスクにしてＳｉＯ2 層22
をアンダーエッチングし、各Ｓｉ3 Ｎ4 層31にひさし部
分31Ａをそれぞれ形成する。
【００９６】次いで、図41に示すように、図26（又は図
10）で述べたと同様に、全面にリンドープドポリシリコ
ン層63を配線材料として堆積させる。
【００９７】次いで、図42に示すように、図27（又は図
12）で述べたと同様に、ポリシリコン層63を全面エッチ
ングし、Ｓｉ3 Ｎ4 層31のひさし部分31Ａの直下にのみ
ポリシリコン層63を残す。
【００９８】こうして、ポリシリコン層63を多数本の微
細配線（即ち、配線幅ｗは 700Å程度）を半導体基板上
に形成する。
【００９９】この配線63は、Ｓｉ3 Ｎ4 層31のひさし部
分31Ａ及びスペーサ22によってその配線幅及び高さが常
に所望の値に規制されることになり、通常のフォトリソ
グラフィによる光学的パターニングで形成する場合に比
べて一層微細パターン化が可能となる。
【０１００】これは、Ｓｉ3 Ｎ4 層31のパターニング精
度を決めておきさえすれば、その後はＳｉ3 Ｎ4 層31を
マスクとしたＳｉＯ2 層22のアンダーエッチング及びポ
リシリコン層63の全面エッチングは、マスク合わせ等の
何らの光学的プロセスを経ることなしにセルフアライン
に加工を行えるからである。即ち、Ｓｉ3 Ｎ4 層31は光
学的パターニングによって形成しなければならないが、
その光学的パターニングにより幅Ｗに形成しておくだけ
で、セルフアラインにポリシリコン層63を幅ｗに精度よ
く形成することができる。
【０１０１】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【０１０２】例えば、上述したＳｉ3 Ｎ4 層31のひさし
部分31Ａの突出量はＳｉＯ2 層22のアンダーエッチング
量によって変化させてよいが、このアンダーエッチング
量（即ち、ひさし部分31Ａの突出量）によって、ＳｉＯ
2 層22の外面側に残すべきポリシリコン層23を全面エッ
チング時に必要量以上は除去されないようにし、その厚
みをコントロールすることができる。
【０１０３】また、上述した衝立型構造としては種々の
ものを形成でき、その断面形状や平面パターン等は上述
したものに限定されることはない。図42で述べた配線構
造はそのままでもよいが、Ｓｉ3 Ｎ4 層31を除去して絶
縁膜を全面に堆積させる等、様々に構成してよい。
【０１０４】また、上述した衝立型構造を構成する材質
や、その作製に用いる各層の材質、厚み及び成膜方法も
変更してよい。衝立型構造としては、上述したものに限
られることはなく、他の機能部分に適用してよい。
【０１０５】例えば、図20〜図21におけるコンタクトホ
ールに選択的にＳｉＯ2 48を被着する場合に、上述した
実施例の変形として、Ｓｉ3 Ｎ4 層をまず形成してそこ
にひさし部分をコンタクトホール上に突出するように形
成した後、ＳｉＯ2 を堆積させ、これを全面エッチング
すると、コンタクトホールの側壁にＳｉＯ2 層48を選択
的に残すことができる。また、上述したＳｉ3 Ｎ4 層の
ひさし部分によって通常のサイドウォールとしてＳｉＯ
2 層を形成することもできる（これは、ワードラインＷ
Ｌの側方のサイドウォールに適用可能である）。
【０１０６】なお、本発明は上述のスタックセルキャパ
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
【０１０７】
【発明の作用効果】本発明は上述した如く、基体（例え
ば、上述のポリシリコン層11又は半導体基板１）上に第
１の層（例えば、上述の母材又はスペーサとなるＳｉＯ
2 層22）を形成する工程と；この第１の層上に第２の層
（例えば、上述のナイトライド層31）を積層する工程
と；前記第２の層及び前記第１の層をほぼ同一パターン
に加工する工程と；この加工後に前記第２の層をマスク
として前記第１の層の外側面をエッチングすることによ
って、このエッチングで除去された領域上に前記第２の
層を突出させる（即ち、ひさし構造を形成する）工程
と；この突出部分を含めて前記第２の層及び前記第１の
層上から前記基体上にかけて第３の層（例えば、上述の
キャパシタ下部電極となるポリシリコン層23）を被着す
る工程と；前記第３の層をエッチングして、前記第２の
層の前記突出部分の直下において前記第１の層の外側面
に前記第３の層の一部分を残す工程と；を有しているの
で、前記第２の層の突出部分によってその直下の前記第
３の層をエッチングから効果的に保護する。従って、こ
の第３の層の全面エッチングを十分行っても、ひさし部
分下の厚み（又は高さ）分だけ前記第３の層を第１の層
の外側面に選択的に残すことができると同時に、かなり
の段差が基体上に存在していてもその段差においても第
３の層を十二分にエッチング除去でき、残留物が残るこ
とがない。
【０１０８】この結果、衝立型構造の第３の層を所望の
高さ及び厚みに常に形成でき、第３の層のエッチング残
留物が存在しないことからキャパシタ間の短絡等もな
く、常に正常動作が可能な半導体装置を提供できる。
【０１０９】また、第３の層のエッチングでエッチング
副生成物が第３の層の外周囲に付着した場合、第１の層
がパターニング時のマスク合わせの位置ずれにより目的
とする位置に形成されないで、その端部が位置ずれして
も、エッチング副生成物がその端部を覆うことになる。
【０１１０】この結果、第３の層をエッチングしたとき
に、エッチング副生成物が下地をエッチングから保護す
る作用があるため、少なくともエッチング副生成物の幅
分だけは第１の層のパターニング時のマスク合わせを余
裕を以て行うことができ、この点でも集積度の向上は期
待できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるダイナミックＲＡ
Ｍのメモリセルの製造工程の一段階を示す要部断面図で
ある。
【図２】同、他の一段階を示す要部断面図である。
【図３】同、他の一段階を示す要部断面図である。
【図４】同、他の一段階を示す要部断面図である。
【図５】同、他の一段階を示す要部断面図である。
【図６】同、他の一段階を示す要部断面図である。
【図７】同、他の一段階を示す要部断面図である。
【図８】同、他の一段階を示す要部断面図である。
【図９】同、他の一段階を示す要部断面図である。
【図10】同、他の一段階を示す要部断面図である。
【図11】同、他の一段階を示す要部断面図である。
【図12】同、他の一段階を示す要部断面図である。
【図13】同、他の一段階を示す要部断面図である。
【図14】同、他の一段階を示す要部断面図である。
【図15】同、他の一段階を示す要部断面図である。
【図16】同、他の一段階を示す要部断面図（図24の XVI
−XVI 線断面図）である。
【図17】同、他の一段階を示す要部断面図である。
【図18】同、他の一段階を示す要部断面図である。
【図19】同、他の一段階を示す要部断面図である。
【図20】同、他の一段階を示す要部断面図である。
【図21】同、他の一段階を示す要部断面図である。
【図22】同、他の一段階を示す要部断面図である。
【図23】同、他の一段階を示す要部断面図である。
【図24】図16に対応する要部平面図である。
【図25】図12の段階で生じる現象を説明する要部断面図
である。
【図26】本発明の第２の実施例によるダイナミックＲＡ
Ｍのメモリセルの製造工程の一段階を示す要部断面図で
ある。
【図27】同、他の一段階を示す要部断面図である。
【図28】同、他の一段階を示す要部断面図である。
【図29】同、他の一段階を示す要部断面図である。
【図30】図27の段階で生じる現象を説明する要部断面図
である。
【図31】本発明の第３の実施例によるダイナミックＲＡ
Ｍのメモリセルの製造工程の一段階を示す要部断面図で
ある。
【図32】同、他の一段階を示す要部断面図である。
【図33】同、他の一段階を示す要部断面図である。
【図34】同、他の一段階を示す要部断面図である。
【図35】同、他の一段階を示す要部断面図である。
【図36】同、他の一段階を示す要部断面図である。
【図37】本発明の第４の実施例によるダイナミックＲＡ
Ｍのメモリセルの製造工程の一段階を示す要部断面図で
ある。
【図38】本発明の第５の実施例による配線構造の製造工
程の一段階を示す要部断面図である。
【図39】同、他の一段階を示す要部断面図である。
【図40】同、他の一段階を示す要部断面図である。
【図41】同、他の一段階を示す要部断面図である。
【図42】同、他の一段階を示す要部断面図である。
【図43】従来例によるダイナミックＲＡＭのメモリセル
の製造工程の一段階を示す要部断面図である。
【図44】同、他の一段階を示す要部断面図である。
【図45】同、他の一段階を示す要部断面図である。
【図46】同、他の一段階を示す要部断面図である。
【図47】同、他の一段階を示す要部断面図である。
【図48】同、他の一段階を示す要部断面図である。
【図49】同、他の一段階を示す要部断面図（図44のXXXX
IX−XXXXIX線断面図）である。
【図50】図49に対応する要部平面図である。
【図51】図46の段階で過度にエッチングをしたときの同
様の要部断面図である。
【符号の説明】
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ６、７、９、12、22、32、44、45、46、62・・・ＳｉＯ
2 層 ８、31・・・Ｓｉ3 Ｎ4 層 11、13、16、23、26、50・・・ポリシリコン層 11Ａ・・・フィン部 13ａ・・・ポリシリコン残留物 14・・・段差 15、25・・・誘電体膜 21・・・エッチング副生成物 26・・・ポリシリコン層（上部電極） 31Ａ・・・ひさし部分 49・・・コンタクトホール ＷＬ・・・ワードライン ＢＬ・・・ビットライン Ｃａｐ、ＣＡＰ・・・セルキャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 篠塚 弘登 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 榎本 統臣 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 奥本 康博 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基体上に第１の層を形成する工程と；前
    記第１の層上に第２の層を積層する工程と；前記第２の
    層及び前記第１の層をほぼ同一パターンに加工する工程
    と；この加工後に前記第２の層をマスクとして前記第１
    の層の外側面をエッチングすることによって、このエッ
    チングで除去された領域上に前記第２の層を突出させる
    工程と；この突出部分を含めて前記第２の層及び前記第
    １の層上から前記基体上にかけて第３の層を被着する工
    程と；前記第３の層をエッチングして、前記第２の層の
    前記突出部分の直下において前記第１の層の外側面に前
    記第３の層の一部分を残す工程と；を有する半導体装置
    の製造方法。
  2. 【請求項２】 第３の層を被着した後、この第３の層上
    に第４の層を積層し、この第４の層を全面エッチングし
    て、第２の層の突出部分における第３の層の被着部分の
    直下において前記第３の層の外側面に前記第４の層の一
    部分を残し、更に、この第４の層の一部分をマスクとし
    て前記第３の層をエッチングする、請求項１に記載した
    製造方法。
  3. 【請求項３】 第３の層のエッチング後に、少なくとも
    第２の層及び第１の層をそれぞれエッチングで除去し、
    残された前記第３の層を含む表面上に第５の層を被着
    し、更に、前記第５の層上に第６の層を被着することに
    より、前記第３の層及び前記第６の層を対向電極とし、
    前記第５の層を誘電体膜とする衝立型構造のキャパシタ
    を形成する、請求項１又は２に記載した製造方法。
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