JPH10107222A

JPH10107222A - 半導体装置の製造方法

Info

Publication number: JPH10107222A
Application number: JP8281526A
Authority: JP
Inventors: Takashi Iwakiri; 隆志岩切
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-10-02
Filing date: 1996-10-02
Publication date: 1998-04-24

Abstract

(57)【要約】【課題】半導体領域に形成するポリシリコンストレー
ジノードの如き層を常に設計通りのパターン及び形状で
信頼性良く高集積度に形成することができ、リーク電流
が大幅に減少する等の動作特性に優れた半導体装置の製
造方法を提供すること。【解決手段】シリコン基板１上にポリシリコン層２３
を円筒状に形成するため、ポリシリコン層２３のパター
ンを規定するＳｉＯ₂層２２を形成する工程と、このＳ
ｉＯ₂層を除去してポリシリコン層２３を所定パターン
に残す工程とをダイナミックＲＡＭの形成エリアにおい
て実施するに際し、ポリシリコン層２３及びＳｉＯ₂層
２２と同等のポリシリコン層８３及びＳｉＯ₂層８２を
それぞれ前記ダイナミックＲＡＭの形成エリアとは別の
スクライブライン１４２上に形成し、ＳｉＯ₂層８２を
除去する場合にこの除去前にＳｉＯ₂層８２上に残留し
得る線状のＳｉ₃Ｎ₄残留物９１Ｂの付着箇所はフォト
レジストマスク１１０によって被覆する、ダイナミック
ＲＡＭの製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置（特に、例
えば円筒型等の衝立型構造のスタックセルキャパシタを
有するダイナミックＲＡＭ：dynamic random access me
mory）の製造方法に関するものである。

【０００２】

【従来の技術】従来、衝立型構造の素子、例えば容量を
増大させるために円筒型に形成されたスタックセルキャ
パシタを有するダイナミックＲＡＭ等の半導体集積回路
装置は、図４７に示すシリコンウエハ１４６から製造す
ることができる。

【０００３】シリコンウエハ１４６は、縦横に多数設け
られたスクライブライン（エリア）１４２によって多数
のＩＣチップエリア１４３に区分されている。

【０００４】このＩＣチップエリア１４３においてダイ
ナミックＲＡＭのメモリセルを作製するには、本出願人
が特願平６−２０１２７１号で既に提示した方法（以
下、これを先願発明と称する。）を採用することが望ま
しい。即ち、先願発明の方法は、基体（例えば、後述の
ポリシリコン層１１又は半導体基板１）上に第一の層
（例えば、後述の犠牲膜又はスペーサとなるＳｉＯ₂層
２２）を形成する工程と；この第一の層上に第二の層
（例えば、後述のナイトライド層３１）を積層する工程
と；前記第二の層及び前記第一の層をほぼ同一パターン
に加工する工程と；この加工後に前記第二の層をマスク
として前記第一の層の外側面をエッチングすることによ
って、このエッチングで除去された領域上に前記第二の
層を突出させる（即ち、ひさし構造を形成する）工程
と；この突出部分を含めて前記第二の層及び前記第一の
層上から前記基体上にかけて第三の層（例えば、後述の
キャパシタ下部電極となるポリシリコン層２３）を被着
する工程と；前記第三の層をエッチングして、前記第二
の層の前記突出部分の直下において前記第一の層の外側
面に前記第三の層の一部分を残す工程と；を有している
ので、前記第二の層の突出部分によってその直下の前記
第三の層をエッチングから効果的に保護する。

【０００５】従って、先願発明によれば、前記第三の層
の全面エッチングを十分行っても、ひさし部分下の厚み
（又は高さ）分だけ前記第三の層を第一の層の外側面に
選択的に残すことができると同時に、かなりの段差が基
体上に存在していてもその段差においても第三の層を十
二分にエッチング除去でき、残留物が残ることがない。
この結果、衝立型構造の第三の層を所望の高さ及び厚み
に常に形成でき、第三の層のエッチング残留物が存在し
ないことからキャパシタ間の短絡等もなく、常に正常動
作が可能な半導体装置を提供できる。

【０００６】また、前記第三の層のエッチングでエッチ
ング副生成物が第三の層の外周囲に付着した場合、第一
の層がパターニング時のマスク合わせの位置ずれにより
目的とする位置に形成されないで、その端部が位置ずれ
しても、エッチング副生成物がその端部を覆うことにな
る。この結果、第三の層をエッチングしたときに、エッ
チング副生成物が下地をエッチングから保護する作用が
あるため、少なくともエッチング副生成物の幅分だけは
第一の層のパターニング時のマスク合わせを余裕を以て
行うことができ、この点でも集積度の向上は期待でき
る。

【０００７】図４８は、図４７の一部分Ａを拡大して示
すものである。一般的に、図示したスクライブライン１
４２のエリア（或いはＩＣチップエリア１４３内の場合
もある。）においてはａ部を拡大した図４９（Ａ）に示
すように、バーニア(Vernier）と称されるレジストマス
ク合せ精度の判別用の素子１４４及び１４５が所定パタ
ーンに設けられている。

【０００８】これらの素子は実際には、スクライブライ
ン１４２に多数設けられるものであるが、図４９（Ｂ）
に拡大して示すように、例えば、ダイナミックＲＡＭを
作り込むＩＣチップエリア１４３に形成されるゲート電
極（例えばワードライン）ＷＬに対するメモリセルのス
タックセルキャパシタＣａｐ（具体的にはストレージノ
ード）のマスク合せ時に生じるパターンずれ位置精度を
判別するために、ゲート電極ＷＬ及びスタックセルキャ
パシタＣａｐをそれぞれ作成する工程と共通の工程で同
一構造に形成されたＳｉＯ₂／ポリシリコンの積層構造
パターンＷＬ’、及びポリシリコンをストレージノード
とする積層構造パターンＣａｐ’を有し、これらのパタ
ーンがノギス状又は櫛歯状に配列されている。前者の積
層構造パターンＷＬ’は、種々の幅サイズＷ₁、Ｗ₂、
Ｗ₃、Ｗ₄及びピッチＰで形成され、かつ後者の積層構
造パターンＣａｐ’は隣接する積層構造パターンＣａ
ｐ’間において所定幅に形成されている。

【０００９】従って、バーニアの各素子１４４及び１４
５のパターンによって、ウエハ１４６をスクライブする
以前の工程においてＩＣチップエリア３に形成されたゲ
ート電極（ワードライン）ＷＬに対するストレージノー
ドのマスク合せ時に生じるパターンずれ位置精度をウエ
ハ面方向（Ｘ方向及びＹ方向）において判別し、設計通
りに素子パターンを作り込めるように工程の制御及び管
理を行うことができる。

【００１０】図５０〜図５５には、ＩＣチップエリア１
４３でのメモリセルのストレージノード形成過程と同時
に形成される、上記のバーニアにおけるストレージノー
ドの積層パターンＣａｐ’の断面構造の変化を示す。

【００１１】まず図５０に示すように、上記のバーニア
の素子１４４又は１４５において、ＩＣチップエリア１
４３でのメモリセルと共通の工程を経てメモリセルとほ
ぼ同一の構造ＷＬ’及びＣａｐ’を形成する。ここで
は、メモリセルに形成される各層の符号を（）内に記
載するが、これについては後記において詳細に説明す
る。

【００１２】即ち、スクライブラインにおいて、シリコ
ンウエハのシリコン基板（図示せず）の一主面に公知の
ＬＯＣＯＳ法（local oxidation of silicon：酸化温度
１１００℃）によってフィールドＳｉＯ₂膜６２を厚さ
４，０００Åに形成した後、厚さ１，５００Åのポリシ
リコンワードラインＷＬ’及び厚さ２，０００ÅのＳｉ
Ｏ₂層６６を同一パターンに形成する。

【００１３】次いで、厚さ４５０Åのパッシベーション
用のＳｉＯ₂層６７、下地層保護のための厚さ３００Å
のＳｉ₃Ｎ₄層６８及び厚さ７００ÅのＳｉＯ₂層６９
を順次積層する。

【００１４】次いで、リンドープドポリシリコン層７１
を厚さ１，５００Åに堆積させた後、キャパシタの衝立
型構造を形成する犠牲膜又はスペーサとなるＳｉＯ₂層
８２を厚さ３，５００Åに形成する。そして、この上
に、マスクとしてのＳｉ₃Ｎ₄層９１を厚さ１，３００
Åに所定パターンに形成する。

【００１５】次いで、Ｓｉ₃Ｎ₄層９１をマスクにして
下地のＳｉＯ₂層８２をエッチング（ＳｉＯ₂層８２の
側面のアンダーカット）し、幅ｗ＝７００Åのひさし部
分９１ＡをＳｉ₃Ｎ₄層９１に形成する。そして、Ｓｉ
₃Ｎ₄層９１、ＳｉＯ₂層８２及びポリシリコン層７１
上の全面に、リンドープドポリシリコン層８３を厚さ７
００Åに堆積させる。このポリシリコン層８３は衝立材
となるものであって、Ｓｉ₃Ｎ₄層９１のひさし部分９
１Ａの周囲にも被着される。ポリシリコン層８３上には
更に、保護膜としてのＳｉＯ₂層９２を厚さ４５０Åに
堆積させる。

【００１６】次いで、図５１に示すように、ＳｉＯ₂層
９２を全面エッチングし、Ｓｉ₃Ｎ₄層９１のひさし部
分９１Ａの直下のポリシリコン層８３の側面にのみＳｉ
Ｏ₂層９２の一部分をサイドウォールとして選択的に残
す。

【００１７】次いで、図５２に示すように、ポリシリコ
ン層８３をドライエッチングにより全面エッチングし、
ＳｉＯ₂層８２の外側面（外周面）にのみポリシリコン
層８３をサイドウォールとして選択的に残す。この場
合、Ｓｉ₃Ｎ₄層９１のひさし部分９１Ａによってこの
直下にあるポリシリコン層８３をエッチングから保護
し、かつ、サイドウォールとしてのＳｉＯ₂層９２がＳ
ｉＯ₂層８２の外側面のポリシリコン層８３を外方から
保護することになる。これによって、ＳｉＯ₂層８２の
外側面にはポリシリコン層８３をひさし部分９１Ａ下の
厚み（又は高さ）分だけ選択的に残すことができる。

【００１８】次いで、図５３に示すように、Ｓｉ₃Ｎ₄
層９１を熱リン酸でエッチング除去し、スペーサとして
のＳｉＯ₂層８２を露出させる。この場合、ポリシリコ
ン層８３及び７１に対し、Ｓｉ₃Ｎ₄層９１のエッチン
グレートを十分大きくしておく必要がある。

【００１９】次いで、図５４に示すように、ＳｉＯ₂層
８２、９２及び６９をフッ酸によってエッチング除去
し、ポリシリコン層８３をセルキャパシタの一方の電極
として円筒形に露出させる。

【００２０】次いで、図５５に示すように、メモリセル
部において全面に誘電体膜、例えばＳｉ₃Ｎ₄膜２５を
厚さ７５Åに堆積させ、更にこのＳｉ₃Ｎ₄膜を酸化処
理して酸化被膜によりピンホールを埋め、誘電体膜を緻
密な膜とする。そして、リンドープドポリシリコン層２
６を厚さ７００Åに堆積させ、これをセルキャパシタＣ
ａｐの上部電極（プレート電極）とする。このような誘
電体膜と上部電極の積層は、図５４の素子においても同
様に行われる。

【００２１】次いで、図５６に示すように、この上部電
極２６上に、ＳｉＯ₂層を厚さ３００Åに、第２のＳｉ
Ｏ₂層を厚さ８５Åに、更に第３のＳｉＯ₂層を厚さ５
００Åに堆積させ、この上に第４のＳｉＯ₂層を厚さ１
０，０００Åに積層する。これらのＳｉＯ₂層は、図５
６では簡略化のために１層１００として示している。

【００２２】なお、メモリセルにおいては、ＳｉＯ₂層
６及びワードラインＷＬの両側にセルフアライン方式で
Ｎ⁺型半導体領域３（ソース領域）及び４（ドレイン領
域）を形成し、また、Ｎ⁺型ソース領域３上の積層膜の
一部分を除去してコンタクトホール１０を形成し、ここ
にポリシリコン層１１を被着する。バーニア部ではこう
したコンタクトホールは不要である。

【００２３】このようにして、ＩＣチップエリア１４３
ではダイナミックＲＡＭ（図示した部分はメモリセル
部）を作製すると共に、スクライブラインではバーニア
を形成し、これをマスク合せ時に生じるパターンずれの
位置精度の判別に用いることができる。

【００２４】しかし、本発明者が検討を加えた結果、上
記したダイナミックＲＡＭの製造方法には、改善すべき
問題点が残されていることが判明した。

【００２５】即ち、バーニア部において、図５２の状態
から図５３のように、Ｓｉ₃Ｎ₄層９１をエッチングし
て除去するとき、その下層のＳｉＯ₂層８２の表面の中
央位置には、下地の段差の影響による凹部８２Ａが既に
存在しているため、その上層であるＳｉ₃Ｎ₄層９１を
エッチングしてもその残留物９１Ｂが上記の凹部８２Ａ
の底部に付着し、そのまま残ってしまうことがある。但
し、図４８に示したメモリセル部では、ポリシリコン層
２３を形成する際には、凹部８２Ａの段差が比較的小さ
いこと、及びＳｉ₃Ｎ₄層３１がそのエッチング工程で
十分に除去されるため、残留することはない。

【００２６】バーニア部におけるＳｉ₃Ｎ₄残留物９１
Ｂは、図４９（Ｂ）に示した如きレイアウトにおいて
は、ＳｉＯ₂層８２の長さ方向に例えば５．７〜５．８
μｍもの長さに亘って線状に付着することになる。この
場合、ワードライン間のピッチを狭めて高集積化を図る
際、この線状付着物９１Ｂは、ワードラインＷＬ’間の
ピッチが狭ければその間でＳｉＯ₂層８２の表面凹部８
２Ａが深くなり、そこでのＳｉ₃Ｎ₄層９１の厚みが増
すために、生じ易くなる。従って、図５４に示したよう
にＳｉＯ₂層８２（更には９２）をエッチングで除去し
たときに、これと共に上記の線状残留物９１Ｂもエッチ
ング液中に除去され、不要な塵埃として浮遊してしま
う。

【００２７】この結果、メモリセル部において、ＳｉＯ
₂層２２を除去して図５７に示すポリシリコン層２３を
形成した際、このようなＳｉＯ₂のエッチングはバーニ
ア部でも同時に行われるため、エッチング液中に浮遊し
た線状残留物（長さは例えば５．７〜５．８μｍ）９１
Ｂがメモリセル部内に残留してしまうことがある。例え
ば図５７及び図５８に示すように、メモリセル部の複数
のセル間をあたかも橋渡しする如くに付着することがあ
る。

【００２８】即ち、線状残留物９１Ｂは、衝立形状では
あるが薄くて強度的に弱いポリシリコン層２３に接触す
ると、その形状を変化させ易いため、目的とする衝立構
造が得られ難くなり、キャパシタの静電容量等の諸性能
を損なう場合がある。

【００２９】また、図５５に示したように、図５７の状
態で誘電体膜２５、ポリシリコン層２６が順次堆積する
ことになるので、これらの堆積膜２５、２６は線状残留
物９１Ｂの周囲にも付着し、ポリシリコン層２３の表面
に設計通りに被着されず、いびつな形態の堆積膜となり
易い。

【００３０】このため、図５６に示したように、全面を
ＳｉＯ₂層１００で被覆し、これに仮想線の如くにビッ
トライン用のコンタクトホール４９を形成しようとした
場合、Ｓｉ₃Ｎ₄からなる残留物９１Ｂはエッチングさ
れないことから、この下部ではポリシリコン層２６がエ
ッチングされず、コンタクトホール自体も形成不可能と
なることがある。この結果、残留物９１Ｂに付着して残
ったポリシリコン層２６が隣接し合うスタックセルキャ
パシタ間を電気的に短絡すると、キャパシタを作製して
も動作不能となる。

【００３１】このように、Ｓｉ₃Ｎ₄残留物９１Ｂは種
々の悪影響を及ぼすので、図５３の段階で残留物が残ら
ないように、Ｓｉ₃Ｎ₄層９１を十分にエッチングする
こと、例えば、エッチング時間を２倍に増やすことが考
えられる。

【００３２】しかし、この場合には、図５９に示すよう
に、メモリセル部においてもＳｉ₃Ｎ₄層３１が十分に
エッチングされることになり、矢印１０１で示すよう
に、エッチング液（例えばリン酸：Ｈ₃ＰＯ₄）がポリ
シリコン層２３や１１の露出面も侵食し、面荒れ１０２
が上部でも下部でも生じ易くなる。このような面荒れが
生じた部分では、キャパシタの動作時に電界が集中し、
漏れ電流が発生する原因となる。従って、Ｓｉ₃Ｎ₄層
のエッチング時間はなるべく少なくする必要がある。

【００３３】例えば、Ｓｉ₃Ｎ₄層のリン酸によるエッ
チング時間を３２分間から６５分間に延ばした場合、最
終的に得られるキャパシタのキャパシタンスの最小値と
最大値との比、及び最小値はリン酸によるエッチング時
間が長くなると小さくなることが確認された。

【００３４】これを１メモリセル当たりのリーク電流に
換算すると、次の表１のようなデータが得られた（但
し、１セル当たりのリーク電流の許容値を０．４ｆＡと
し、表中の数値はリーク電流（単位ｆＡ）を示す）。

【００３５】

【００３６】この結果から、±３．３Ｖでのリーク電流
値は、リン酸によるエッチング時間が６０分を超えた時
点で数値が１ケタ上昇する程度に大幅に増大することが
分かった。これは、デバイスの信頼性に対して深刻で好
ましくない兆候である。

【００３７】

【発明が解決しようとする課題】本発明の目的は、半導
体領域に形成する上記のポリシリコンストレージノード
の如き層を常に設計通りのパターン及び形状で信頼性良
く高集積度に形成することができ、リーク電流が大幅に
減少する等の動作特性に優れた半導体装置の製造方法を
提供することにある。

【００３８】

【課題を解決するための手段】即ち、本発明は、基体
（例えば後述のシリコン基板１：以下、同様）上に第１
の層（例えば後述のポリシリコン層２３：以下、同様）
を所定パターン（例えば円筒状）に形成するため、前記
第１の層のパターンを規定する第２の層（例えば後述の
ＳｉＯ₂層２２：以下、同様）を形成する工程と、この
第２の層を除去して前記第１の層を所定パターンに残す
工程とを半導体素子領域（例えばダイナミックＲＡＭの
形成エリア）において実施するに際し、前記第１の層及
び前記第２の層と同等の第３の層（例えば後述のポリシ
リコン層８３：以下、同様）及び第４の層（例えば後述
のＳｉＯ₂層８２：以下、同様）をそれぞれ前記半導体
素子領域とは別の前記基体の領域（例えば前述のスクラ
イブライン１４２：以下、同様）上に形成し、前記第４
の層を除去する場合にこの除去前に前記第４の層上に残
留し得る不要物（例えば前述の線状のＳｉ₃Ｎ₄残留物
９１Ｂ：以下、同様）の付着箇所は、マスク材（例えば
後述のフォトレジストマスク１１０：以下、同様）によ
って被覆する、半導体装置の製造方法に係るものであ
る。

【００３９】本発明の製造方法によれば、上記の第１の
層を所定パターンに残すに際し、上記の第１及び第２の
層と同等の第３の層及び第４の層を別の領域（例えばス
クライブライン上のバーニア部）に形成し、このうち第
４の層を除去する場合に残留不要物が生じ得る箇所はマ
スク材で被覆しているので、第２の層の除去時には第４
の層上に残留不要物が生じることがなく、その残留不要
物による第１の層の変形やパターンくずれ等を防止する
ことができ、かつ、残留不要物を除去するためのエッチ
ング時間は不要となって第１の層の面荒れも防止できる
ことになる。

【００４０】

【発明の実施の形態】本発明の製造方法においては、基
体上に第２の層を形成する工程と、前記第２の層上に第
５の層（例えば後述のＳｉ₃Ｎ₄層３１：以下、同様）
を積層する工程と、前記第５の層及び前記第２の層をほ
ぼ同一パターンに加工する工程と、この加工後に前記第
５の層をマスクとして前記第２の層の外側面をエッチン
グすることによって、このエッチングで除去された領域
上に前記第５の層を突出させる工程と、この突出部分を
含めて前記第５の層及び前記第２の層上から前記基体上
にかけて第１の層を被着する工程と、前記第１の層をエ
ッチングして、前記第５の層の前記突出部分の下部にお
いて前記第２の層の外側面に前記第１の層の一部分を残
す工程と、前記第５の層をエッチングで除去する工程
と、前記第２の層をエッチングで除去して前記第１の層
を所定パターンに残す工程とを半導体領域において実施
するに際し、前記半導体領域とは別の前記基体の領域上
に第４の層を形成する工程と、前記第４の層上に前記第
５の層と同等の第６の層（例えば後述のＳｉ₃Ｎ₄層９
１：以下、同様）を積層する工程と、前記第６の層及び
前記第４の層をほぼ同一パターンに加工する工程と、こ
の加工後に前記第６の層をマスクとして前記第４の層の
外側面をエッチングすることによって、このエッチング
で除去された領域上に前記第６の層を突出させる工程
と、この突出部分を含めて前記第６の層及び前記第４の
層上から前記基体上にかけて第３の層を被着する工程
と、前記第６の層をエッチングで除去する場合に前記第
４の層上に残留し得る前記第６の層の残留物の付着箇所
を含めて前記第３の層及び前記第４の層上をマスク材に
よって被覆する工程とを実施することができる。

【００４１】また、上記の第３の層及び第４の層を半導
体ウエハのスクライブエリアに形成すると共に、第４の
層を半導体素子領域の位置合せ精度の判別のために特に
バーニアとして形成するのが望ましい。

【００４２】また、残された前記第１の層を含む表面上
に第７の層（例えば後述のＳｉ₃Ｎ ₄層２５：以下、同
様）を被着し、更に、前記第７の層上に第８の層（例え
ば後述のポリシリコン層２６：以下、同様）を被着する
ことにより、前記第１の層及び前記第８の層を対向電極
とし、前記第７の層を誘電体膜とする衝立型構造のキャ
パシタを半導体素子領域に形成することができる。

【００４３】この場合、上記した第３の層、第４の層及
び第６の層をキャパシタの位置合せ精度の判別のために
特にバーニアに形成するのがよい。また、第３の層に隣
接して、半導体素子領域のゲート電極のパターン寸法及
び／又は形状を判別するための第９の層（例えば後述の
ポリシリコン層ＷＬ’）をバーニアに形成するのがよ
い。

【００４４】また、上記の製造方法において、第１の層
を被着した後、この第１の層上に第１０の層（例えば後
述のＳｉＯ₂層３２：以下、同様）を積層し、この第１
０の層を全面にエッチングして、第５の層の突出部分に
おける第１の層の被着部分の下部において前記第１の層
の外側面に前記第１０の層の一部分を残し、更に、この
第１０の層の一部分をマスクとして前記第１の層をエッ
チングするのがよい。

【００４５】

【実施例】以下、本発明を実施例について説明する。

【００４６】図１〜図３４は、本発明をダイナミックＲ
ＡＭに適用した第１の実施例を示すものである。

【００４７】本実施例によるダイナミックＲＡＭの作製
方法を説明するが、特にそのメモリセル部は既述した先
願発明に基づくものである。

【００４８】まず、図４７に示した如きシリコンウエハ
１４６のＩＣチップエリア１４３において、図１１に示
すように、Ｐ型シリコン基板１の一主面に公知のＬＯＣ
ＯＳ法（酸化温度１１００℃）によってフィールドＳｉ
Ｏ₂膜２を厚さ４，０００Åに選択的に形成した後、ゲ
ート酸化膜５を熱酸化法（温度８５０℃）で厚さ１２０
Åに形成する。

【００４９】次いで、一層目のリンドープドポリシリコ
ン層４１をＣＶＤ法(chemical vapor deposition）で厚
さ１，５００Åに堆積させ、この上にＣＶＤ法（温度８
００℃）でＳｉＯ₂層６を厚さ２，０００Åに積層した
後、この積層膜をフォトエッチング法で図１２のように
パターニングして、ポリシリコンワードラインＷＬ及び
ＳｉＯ₂層６を同一パターンに形成する。

【００５０】次いで、図１３に示すように、ワードライ
ンＷＬの外側面に厚さ１２０Åの薄いＳｉＯ₂膜６Ａを
熱酸化で形成した後、ＳｉＯ₂層６及びワードラインＷ
ＬをマスクにしてＮ型不純物（例えば砒素又はリン）４
０を４０ｋｅＶ、２×１０¹³／ｃｍ³ でイオン注入法で
シリコン基板１に打ち込み、セルフアライン方式でＮ⁺
型半導体領域３（ソース領域）及び４（ドレイン領域）
を形成する。

【００５１】次いで、図１４に示すように、ＣＶＤ法
（温度８００℃）によって、厚さ４５０Åのパッシベー
ション用のＳｉＯ₂層７、下地層保護のための厚さ３０
０ÅのＳｉ₃Ｎ₄層８及びキャパシタのフィン部形成用
の厚さ７００ÅのＳｉＯ₂層９を順次積層する。ワード
ラインＷＬの側方には、高さｈが３，５００Å程度の比
較的大きな段差１４が形成される。

【００５２】次いで、図１５に示すように、シリコン基
板１の表面上に、フォトレジスト４２を所定パターンに
形成し、これをマスクにしてＳｉＯ₂層９、Ｓｉ₃Ｎ₄
層８及びＳｉＯ₂層７を順次ドライエッチングし、Ｎ⁺
型ソース領域３上の積層膜の一部分を除去してコンタク
トホール１０を形成する。

【００５３】次いで、図１６に示すように、ＣＶＤ法で
コンタクトホール１０を含みかつソース領域３に接続さ
れるように二層目のリンドープドポリシリコン層１１を
厚さ１，５００Åに堆積させる。

【００５４】次いで、図１７に示すように、ポリシリコ
ン層１１上に、衝立型構造を形成する母材又はスペーサ
となるＳｉＯ₂層２２をＣＶＤ法（温度８００℃）で厚
さ３，５００Åに堆積させる。そして、この上に、ＣＶ
Ｄ法（温度８００℃）によりＳｉ₃Ｎ₄層３１を厚さ
１，３００Åに堆積させる。

【００５５】次いで、図１８に示すように、所定パター
ンにフォトレジスト３３を被着し、これをマスクにして
下層のＳｉ₃Ｎ₄層３１及びＳｉＯ₂層２２を同一パタ
ーンにエッチングする。この際、ポリシリコン層１１も
幾分エッチングされる。

【００５６】次いで、図１９に示すように、フォトレジ
スト３３の除去後に、Ｓｉ₃Ｎ₄層３１をマスクにして
下地のＳｉＯ₂層２２をエッチング（ＳｉＯ₂層２２の
側面のアンダーカット）し、幅ｗ＝７００Åのひさし部
分３１ＡをＳｉ₃Ｎ₄層３１に形成する。即ち、ＳｉＯ
₂層２２の外周部を７００Åアンダーカットする。この
エッチングにはフッ酸を使用し、ＳｉＯ₂層２２のアン
ダーカットと同時にポリシリコン層１１の表面の洗浄も
行う。

【００５７】次いで、図２０に示すように、Ｓｉ₃Ｎ₄
層３１、ＳｉＯ₂層２２及びポリシリコン層１１上の全
面に、ＣＶＤ法によって三層目のリンドープドポリシリ
コン層２３を厚さ７００Åに堆積させる。このポリシリ
コン層２３は衝立材となるものであって、Ｓｉ₃Ｎ₄層
３１のひさし部分３１Ａの周囲にも被着される。

【００５８】ポリシリコン層２３上には更に、ＣＶＤ法
（温度８００℃）によって、保護膜としてのＳｉＯ₂層
３２を厚さ４５０Åに堆積させる。この場合、Ｓｉ₃Ｎ
₄層３１とこのひさし部分３１Ａに被着される各層３
２、２３との合計厚さｔは３，３００Å程度となる。な
お、ポリシリコン層２３は、堆積時はアモルファスシリ
コンであるが、これが加熱によってポリシリコン化した
ものである。

【００５９】次いで、図２１に示すように、ＳｉＯ₂層
３２を異方性プラズマエッチングによりエッチングし、
Ｓｉ₃Ｎ₄層３１のひさし部分３１Ａの直下のポリシリ
コン層２３の側面にのみＳｉＯ₂層３２の一部分をサイ
ドウォールとして選択的に残す。このとき、ＳｉＯ₂層
３２は、Ｓｉ₃Ｎ₄層３１上のみならず、このひさし部
分３１Ａの周囲において図２０に示した厚さｔに亘って
除去されると共に、Ｓｉ₃Ｎ₄層３１上のポリシリコン
層２３も２００Å程度エッチング除去されて５００Åの
厚さに残る。

【００６０】次いで、図２２に示すように、ポリシリコ
ン２３をドライエッチングにより全面エッチングし、エ
ッチバックによりＳｉＯ₂層２２の外側面（外周面）に
のみポリシリコン層２３をサイドウォールとして選択的
に残す。この場合、Ｓｉ₃Ｎ₄層３１のひさし部分３１
Ａによってこの直下にあるポリシリコン層２３をエッチ
ングから保護し、かつ、サイドウォールとしてのＳｉＯ
₂層３２がＳｉＯ₂層２２の外側面のポリシリコン層２
３を外方から保護することになる。これによって、Ｓｉ
Ｏ₂層２２の外側面にはポリシリコン層２３をひさし部
分３１Ａ下の厚み（又は高さ）分だけ選択的に残すこと
ができる。

【００６１】従って、このエッチング時には、ポリシリ
コン層２３のうち、ＳｉＯ₂層２２の外側面に残される
べきポリシリコン層２３はＳｉ₃Ｎ₄層３１のひさし部
分３１Ａによって保護されると共に、ＳｉＯ₂層３２に
よって外面が保護及び規制されるため、図１５の状態か
らポリシリコン層を十分にエッチングしてもひさし部分
３１Ａ下にポリシリコン層２３を選択的に残せる上に、
その不要部分を完全に除去することができ、しかも残っ
たポリシリコン層２３の外面は平滑となる。

【００６２】即ち、Ｓｉ₃Ｎ₄層３１上のポリシリコン
層２３をはじめ、Ｓｉ₃Ｎ₄層３１及びＳｉＯ₂層２
２、３２以外の領域にあるポリシリコン層２３及び１１
を十分に除去できると共に、段差１４においても完全に
除去でき、この段差１４で仮想線の如くに生じ得るポリ
シリコン残留物１３は生じることはないし、残されたポ
リシリコン層２３の外面はエッチングで荒らされること
もない。

【００６３】但し、Ｓｉ₃Ｎ₄層３１のひさし部分３１
Ａの存在によってポリシリコン層のエッチングが十分に
行われるため、ポリシリコンのエッチングによってポリ
マー化した堆積物（エッチング副生成物）２１が仮想線
のようにポリシリコン層２３及び１１の外周囲に付着し
易くなる。この堆積物２１は、後述するように特にポリ
シリコン層１１のエッチング、更にはＳｉＯ₂層２２の
形成時のマスク合わせにおいて有利な作用をなす。

【００６４】次いで、図２３に示すように、Ｓｉ₃Ｎ₄
層３１を熱リン酸でエッチング除去し、スペーサとして
のＳｉＯ₂層２２を露出させる。この場合、ポリシリコ
ン層２３及び１１に対し、Ｓｉ₃Ｎ₄層３１のエッチン
グレートを十分大きくしておく必要がある。

【００６５】次いで、図２４に示すように、ＳｉＯ₂層
２２、３２及び９をフッ酸によってエッチング除去し、
ポリシリコン層２３をセルキャパシタの一方の電極とし
て円筒形に露出させると共に、ポリシリコン層１１にフ
ィン部１１Ａを形成する。この場合も、ポリシリコン層
２３及び１１に対し、ＳｉＯ₂層２２、３２及び９のエ
ッチングレートを十分に大きくしておく必要がある。

【００６６】次いで、図２５に示すように、ＣＶＤ法
（温度７００℃）によって全面に誘電体膜、例えばＳｉ
₃Ｎ₄膜２５を厚さ７５Åに堆積させ、更にこのＳｉ₃
Ｎ₄膜を８５０℃で酸化処理して酸化被膜によりピンホ
ールを埋め、誘電体膜を緻密な膜とする。

【００６７】次いで、図２６に示すように、ＣＶＤ法に
よって全面に四層目のリンドープドポリシリコン層２６
を厚さ７００Åに堆積させ、これをセルキャパシタＣＡ
Ｐの上部電極（プレート電極）とする。図２６は、図３
４の断面の一部分である。

【００６８】次いで、図２７に示すように、この上部電
極２６上に、ＣＶＤ法によって、ＳｉＯ₂層４３を厚さ
３００Åに堆積させ、更に、ＳｉＯ₂層４４を厚さ８５
Åに堆積させる。

【００６９】次いで、図２８に示すように、ＣＶＤ法に
よって、ＳｉＯ₂層４５を厚さ５００Åに堆積させ、こ
の上にＳｉＯ₂層４６を厚さ１０，０００Åに積層す
る。

【００７０】次いで、図２９に示すように、ＳｉＯ₂層
４６をエッチバックした後、ドライエッチングによりＮ
⁺型ドレイン領域４上のＳｉＯ₂層４６、更には４５、
４４、４３を選択的に除去し、しかる後に、下地のポリ
シリコン層２６を選択的に除去し、コンタクトホールと
なる孔４７を形成する。

【００７１】次いで、図３０に示すように、上記の孔４
７を含む全面に、ＣＶＤ法によってＳｉＯ₂層４８を厚
さ７５０Åに堆積する。

【００７２】次いで、図３１に示すように、ＳｉＯ₂層
４８を全面エッチングし、孔４８の側面にのみＳｉＯ₂
層４８を残し、更に、このＳｉＯ₂層４８をマスクにし
て下地のＳｉ₃Ｎ₄層８及びＳｉＯ₂層７を順次エッチ
ングで除去する。これによって、Ｎ⁺型ドレイン領域４
に達するコンタクトホール４９を形成する。

【００７３】次いで、図３２に示すように、ＣＶＤ法に
よって、コンタクトホール４９を含む全面にリンドープ
ドポリシリコン層５０を厚さ５，０００Åに堆積する。

【００７４】次いで、図３３に示すように、ポリシリコ
ン層５０を全面エッチングしてエッチバックし、コンタ
クトホール４９内にのみ残した後、タングステンをスパ
ッタリングによって全面に被着し、更に、これをパター
ニングしてビットラインＢＬを形成する。

【００７５】このようにして、衝立型構造の円筒型スタ
ックセルキャパシタＣＡＰを有する例えば６４メガ用の
ダイナミックＲＡＭのメモリセルをＩＣチップエリア１
４３に作製することができる。

【００７６】このメモリセルの作製プロセスと同時に、
上記のスクライブラインエリア１４２においては、バー
ニアを構成する素子１４４及び１４５を作製する。

【００７７】即ち、メモリセル部における図１１〜図１
４までの工程は同様に行い、図１４に示した構造と同等
の構造を図１のように形成する。但し、図１中の６２は
フィールドＳｉＯ₂膜、６７及び６９はＳｉＯ₂層、６
８はＳｉ₃Ｎ₄層、ＷＬ’はポリシリコン層であって、
図１４中の対応する部分の符号を（）内に記している
（これは、以下の図において、図１５〜図３４中の対応
する部分についても同様とする）。

【００７８】次いで、図１５の工程は行わず、図２に示
すように、図１６に示したポリシリコン層１１と同等の
リンドープドポリシリコン層７１を厚さ１，５００Åに
堆積させる。このポリシリコン層７１は、ポリシリコン
層１１と同様に厚さ５，０００Åに堆積後にエッチバッ
クして形成してもよいが、薄い膜（例えば１，５００
Å）を堆積させて下地の形状を反映した方がよいことか
ら、実線で示す厚さに始めから堆積させてよい。

【００７９】次いで、図３に示すように、図１７と同一
の工程で、ポリシリコン層７１上に、衝立型構造を形成
する母材又はスペーサとなるＳｉＯ₂層８２をＣＶＤ法
（温度８００℃）で厚さ３，５００Åに堆積させる。そ
して、この上に、ＣＶＤ法（温度８００℃）によりＳｉ
₃Ｎ₄層９１を厚さ１，３００Åに堆積させる。

【００８０】次いで、図４に示すように、図１８と同一
の工程で、所定パターンにフォトレジスト９３を被着
し、これをマスクにして下層のＳｉ₃Ｎ₄層９１及びＳ
ｉＯ₂層８２を同一パターンにエッチングする。この
際、ポリシリコン層７１も幾分エッチングされる。

【００８１】次いで、図５に示すように、図１９と同一
の工程で、フォトレジスト９３の除去後に、Ｓｉ₃Ｎ₄
層９１をマスクにして下地のＳｉＯ₂層８２をエッチン
グ（ＳｉＯ₂層８２の側面のアンダーカット）し、幅ｗ
＝７００Åのひさし部分９１ＡをＳｉ₃Ｎ₄層９１に形
成する。即ち、ＳｉＯ₂層８２の外周部を７００Åアン
ダーカットする。このエッチングにはフッ酸を使用し、
ＳｉＯ₂層８２のアンダーカットと同時にポリシリコン
層７１の表面の洗浄も行う。

【００８２】次いで、図６に示すように、図２０と同一
の工程で、Ｓｉ₃Ｎ₄層９１、ＳｉＯ₂層８２及びポリ
シリコン層７１上の全面に、ＣＶＤ法によって三層目の
リンドープドポリシリコン層８３を厚さ７００Åに堆積
させる。このポリシリコン層８３は衝立材となるもので
あって、Ｓｉ₃Ｎ₄層９１のひさし部分９１Ａの周囲に
も被着される。これによって、キャパシタ構造ＣＡＰ’
の素子１４４、１４５を作製する。

【００８３】ポリシリコン層８３上には更に、ＣＶＤ法
（温度８００℃）によって、保護膜としてのＳｉＯ₂層
９２を厚さ４５０Åに堆積させる。この場合、Ｓｉ₃Ｎ
₄層９１とこのひさし部分９１Ａに被着される各層９
２、８３との合計厚さｔは３，３００Å程度となる。な
お、ポリシリコン層８３は、堆積時はアモルファスシリ
コンであるが、これが加熱によってポリシリコン化した
ものである。

【００８４】次いで、図７に示すように、図２１の工程
とは全く異なって、ＳｉＯ₂層９２上の所定領域をフォ
トレジストマスク１１０で被覆する。この被覆領域は、
図５３に示した如きＳｉ₃Ｎ₄層９１のエッチング残留
物９１Ｂが生じる箇所を完全に含み、Ｓｉ₃Ｎ₄層９１
（更にはＳｉＯ₂層８２、この側面のポリシリコン層８
３）も含む領域に亘っており、図９中にそのレイアウト
を示している。

【００８５】従って、このマスク１１０による被覆領域
では、図２１に示したＳｉＯ₂層３２のエッチング時に
はバーニア部のＳｉＯ₂層９２は何らエッチングされる
ことはない。このようなマスク作用は更に、図２２、図
２３、図２４…等のメモリセル部の加工工程に対しても
引き続いて発揮される。

【００８６】但し、図８に示すように、マスク１１０の
ない領域では、ＳｉＯ₂層９２、ポリシリコン層７１が
エッチングされ、更にこのエッチング部分の直下では図
２４の工程でＳｉＯ₂層６９がエッチングされ、また図
２５以降の工程で誘電体膜、ポリシリコン層等がマスク
１１０を含めて全面に堆積されてよい。

【００８７】こうして、ストレージノードと類似の構造
ＣＡＰ’を有する素子１４４又は１４５を作り込んだバ
ーニア部では、ＳｉＯ₂層８２やＳｉ₃Ｎ₄層９１、ポ
リシリコン層ＷＬ’のパターンに対して、ＩＣチップエ
リア１４３のメモリセル部での対応するＳｉＯ₂層２
２、Ｓｉ₃Ｎ₄層３１、ワードラインＷＬが設計通りに
マスク合せされ、パターニングされているか否かを判別
することができる。

【００８８】上記したことから理解されるように、メモ
リセル部におけるＳｉ₃Ｎ₄層３１のエッチング（図２
３）及びＳｉＯ₂層２２のエッチング（図２４）時に、
バーニア部ではマスク１１０で被覆したためにＳｉ₃Ｎ
₄層９１及びＳｉＯ₂層８２は全くエッチングされるこ
とはない。

【００８９】従って、バーニア部において既述した如く
に不可避的に発生していたＳｉ₃Ｎ₄の線状残留物は、
マスク１１０の作用によって全く発生すること（発塵）
がなく、次の（１）〜（５）に示す顕著な作用効果を得
ることができる。

【００９０】（１）エッチング液中には線状残留物が浮
遊することはないから、メモリセル部におけるストレー
ジノードのポリシリコン層２３を所望の円筒形状に保持
でき、キャパシタとしての静電容量や動作特性を向上さ
せることができる。

【００９１】（２）上記の線状残留物がメモリセルに付
着しないため、キャパシタを構成するのに必要な各種の
膜２５、２６等を設計通りに堆積させることができる。

【００９２】（３）メモリセル上の絶縁層４６等及びポ
リシリコン層２６を通してビットライン用のコンタクト
ホールを形成する際、上記の線状残留物が付着していな
いために絶縁層及びポリシリコン層を確実にエッチング
でき、コンタクトホールを再現性良く形成することがで
き、また隣接し合うスタックセルキャパシタ間がポリシ
リコン層で短絡されることもない。

【００９３】（４）Ｓｉ₃Ｎ₄層９１がマスク１１０で
覆われているため、Ｓｉ₃Ｎ₄層９１を除去すべく、こ
れまでのように線状残留物の発生防止のためにＳｉ₃Ｎ
₄層９１のエッチング時間を長くすることは必要でな
く、従ってバーニア部とは無関係に通常のエッチング時
間（例えば３２分間）でメモリセル部のＳｉ₃Ｎ₄層３
１をエッチングして除去できる。この結果、既述した表
１のデータからリーク電流値が大幅に減少するが、これ
は、通常時間でのリン酸処理によっても、メモリセル部
ではＳｉ₃Ｎ₄層３１の面積は小さいため（図３４のレ
イアウト参照）にそのエッチングでの除去（図２３参
照）は十分に可能であり、ポリシリコン層２３及び１１
の面荒れが阻止されるからである。そして、メモリセル
部では面積の小さいＳｉ₃Ｎ₄層３１は十分に除去され
るため、その残留物は本来的に生じない。

【００９４】（５）バーニア部でのＳｉ₃Ｎ₄残留物が
生じないために、ワードライン間のピッチを狭めても差
し支えなく、メモリセルの高集積化にとって有利であ
る。

【００９５】図１０は、スクライブライン２に配したア
ライメント用のマークに本発明を適用した実施例を示す
ものである。

【００９６】このアライメント用のマークは、例えば図
４８中のｂ部に配置されていて、図１０（Ａ）に示す如
き正方形パターン１２１と文字パターン１２２に設けら
れていて、例えばパターン１２１はマスク合せ用のアラ
イメントマークとして用いられる。

【００９７】そして、図１４及び図１５に示した如き工
程で、図１０（Ｂ）に示すように、マスク１３２を用い
てＳｉＯ₂層９をエッチングしたときにそのサイドウォ
ール残留物６９ａが付着していると、この残留物は次の
下地６８のエッチング時に剥離してエッチング液に浮遊
し、これが既述したと同様に支障をきたすことがある。

【００９８】従って、これを防ぐため、ＳｉＯ₂層６９
のエッチング後に全面をフォトレジストマスク１２０で
仮想線の如くに被覆することにより、下地のエッチング
時に残留物６９ａが剥離してエッチング液中に浮遊する
ことを防止できるから、上記したと同様の浮遊物による
問題点を回避することができる。

【００９９】なお、図１１〜図３４に示した本実施例に
よるメモリセルの作製方法は、先願発明と同様の次の如
き優れた利点を有している。

【０１００】即ち、図１９〜図２２で述べたことから明
らかなように、キャパシタＣＡＰの下部電極としてのポ
リシリコン層２３を衝立型構造にエッチングする際に、
ひさし部分３１ＡのあるＳｉ₃Ｎ₄層３１を設けている
ので、このひさし部分３１Ａによってその直下のポリシ
リコン層２３をエッチングから効果的に保護する。従っ
て、ポリシリコン層２３の全面エッチングを十分行って
も、ひさし部分３１Ａ下の厚み（又は高さ）分だけポリ
シリコン層２３をＳｉＯ₂層２２の外側面に選択的に残
すことができる。換言すれば、スペーサとしてのＳｉＯ
₂層２２の膜厚によりポリシリコン層２３の高さを規制
できる。これと同時に、かなりの段差１４が半導体基板
上に存在していてもその段差１４においてもポリシリコ
ン層２３を十二分にエッチング除去でき、残留物１３が
残ることがない（図２２参照）。

【０１０１】この結果、衝立型構造の下部電極（ポリシ
リコン層２３）を所望の高さ及び厚みに常に形成でき、
セルキャパシタＣＡＰの容量を大きくできる上に、ポリ
シリコン残留物が存在しないことからキャパシタ間の短
絡もなく、常に正常動作が可能なメモリセルを提供でき
る。

【０１０２】また、ポリシリコン層２３の全面エッチン
グ時に、ポリシリコン層２３の外面にＳｉＯ₂層３２を
被着しているので、残すべきポリシリコン層２３の外面
をＳｉＯ₂層３２によって規制でき、ポリシリコン層２
３の厚みを所望の大きさに保持できる。換言すれば、ポ
リシリコン層２３の堆積厚さを決めれば、そのままの厚
みが保持されるから、厚みの制御性も向上する。しか
も、ＳｉＯ₂層３２によって、ポリシリコン層２３の外
面がエッチングによって荒れることもなく、平滑化する
ことができる。

【０１０３】このように、下部電極としてのポリシリコ
ン層２３は、常に所望の高さ及び厚みに制御性良く形成
でき、数１０Åのオーダーで高精度に制御できる。

【０１０４】更に、図２２に示したように、図１４の工
程でポリマー化したエッチング副生成物２１がポリシリ
コン層２３及び１１の外周囲に付着した場合、スペーサ
としてのＳｉＯ₂層２２のパターニング時のマスク合わ
せの位置ずれによりＳｉＯ₂層２２が目的とする位置に
形成されないで、その端部が仮にソース領域３上に位置
ずれしても、エッチング副生成物２１がソース領域３上
のポリシリコン層１１を覆うことになる。

【０１０５】この結果、ポリシリコン層２３、更にはポ
リシリコン層１１をエッチングしたときに、エッチング
副生成物２１がソース領域３上のポリシリコン層１１を
エッチングから保護する作用がある。

【０１０６】図３５〜図３８は、本発明をダイナミック
ＲＡＭに適用した他の実施例を示すものである。

【０１０７】本実施例は、ダイナミックＲＡＭのメモリ
セル等の製造において、上述した如き残留物の剥離（発
塵）が生じ得る箇所を予めマスクで被覆するという本発
明の基本的特徴を生かしたものである。

【０１０８】まず、図３５に示すように、シリコン基板
（実際には絶縁層６２）上に、上述した例と同様にポリ
シリコン層ＷＬ’、Ｓｉ₃Ｎ₄層６８、ＳｉＯ₂層６
９、ストレージノード用のポリシリコン層１３０を積層
する。

【０１０９】次いで、図３６に示すように、エッチバッ
クによってポリシリコン層１３０をエッチングすると、
ポリシリコン層ＷＬ’のサイドにポリシリコン残留物１
３０ａが付着する。このまま、次のＳｉＯ₂層６９のエ
ッチングを行うと、ポリシリコン残留物１３０ａが同時
に剥離してエッチング液中に浮遊することになる。

【０１１０】これを防止するため、図３７に示すよう
に、残留物１３０ａの箇所を含めてフォトレジストマス
ク１３１で被覆した後、図３８に示すように、ＳｉＯ₂
層６９（犠牲膜）をエッチングすると、ポリシリコン残
留物１３０ａは剥離せずにＳｉＯ₂層６９と共に残され
ることになる。

【０１１１】従って、このような発塵防止手段をバーニ
ア部のストレージノードのパターン判別用の素子に適用
すれば、上述した例とは異なるパターンのキャパシタ構
造のメモリセルを発塵なしで作製することができる。

【０１１２】図３９〜図４１は、上記の例を変形した本
発明の他の実施例を示すものである。

【０１１３】この例の場合、図３９に示すように、ポリ
シリコン層１３０についてその残留物による発塵が生じ
得る箇所を予めフォトレジストマスク１３１によって被
覆し、そして次に、図４０に示すように各層をエッチン
グし、更に図４１に示すように、ＳｉＯ₂層６９（犠牲
膜）をエッチングしている。

【０１１４】従って、ポリシリコン残留物による発塵を
防止することができる。これは、ポリシリコン層１３０
が図３６のように局部的にではなく、比較的広い範囲に
亘って被着されているために、ＳｉＯ₂層６９のエッチ
ングによっては剥離することはないからである。

【０１１５】図４２〜図４６は、上記した例を変形した
本発明の更に他の実施例を示すものである。

【０１１６】即ち、図４２に示すように、図３９で述べ
た積層構造に加えて、更にポリシリコン層１３０上にＳ
ｉＯ₂層１４０を形成し、しかる後は、図４３及び図４
４に示すようにフォトレジストマスク１３１によってＳ
ｉＯ₂層１４０をエッチングする。

【０１１７】次いで、図４５及び図４６に示すように、
ＳｉＯ₂層１４０をマスクにしてポリシリコン層１３０
をエッチングし、更にＳｉＯ₂層６９をエッチングす
る。

【０１１８】上述した図３９〜図４１の例では、ポリシ
リコン層１３０のエッチング時にレジスト１３１が存在
するためにエッチング選択性が十分にとれないことがあ
る。これに対し、本例の場合、ＳｉＯ₂層１４０をポリ
シリコン層１３０上に形成することによって、レジスト
１３１を用いても、ポリシリコン層１３０のエッチング
はＳｉＯ₂層１４０をマスク材として行えるため、両者
のエッチング選択比を十分にとれ、ポリシリコン層１３
０のエッチングを良好に行える。そして、ポリシリコン
層１３０はＳｉＯ₂層６９のエッチング時に剥離して発
塵しないことは勿論である。

【０１１９】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。

【０１２０】例えば、半導体基板上にポリシリコン層２
５等の所定の層を選択的に残す工程において、上述した
例に限らず、犠牲膜のエッチングの際に発塵が予想され
る箇所を予めマスクでカバーする箇所は様々であってよ
く、また対象とするキャパシタもクラウン型、フィン型
等であってよい。

【０１２１】また、本発明が適用可能な箇所は発塵が生
じ得るスクライブラインが好適であるが、上述した例以
外にも、ＴＥＧ（Test Element Group）と称されるテス
ト用の素子に対しても適用でき、或いは、スクライブラ
イン以外の領域（例えばダミー用の素子）においても適
用してよい。

【０１２２】また、上述したＳｉ₃Ｎ₄層３１のひさし
部分３１Ａの突出量はＳｉＯ₂層２２のアンダーエッチ
ング量によって変化させてよいが、このアンダーエッチ
ング量（即ち、ひさし部分３１Ａの突出量）によって、
ＳｉＯ₂層２２の外面側に残すべきポリシリコン層２３
を全面エッチング時に必要量以上は除去されないように
し、その厚みをコントロールすることができる。

【０１２３】また、上述した衝立型構造としては種々の
ものを形成でき、その断面形状や平面パターン等は上述
したものに限定されることはなく、衝立型構造を構成す
る材質や、その作製に用いる各層の材質、厚み及び成膜
方法も変更してよい。衝立型構造としては、上述したも
のに限られることはなく、他の機能部分に適用してよ
い。

【０１２４】なお、本発明は上述のスタックセルキャパ
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ₂膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。

【０１２５】

【発明の作用効果】本発明は上述した如く、第１の層を
所定パターンに残すに際し、第１及び第２の層と同等の
第３及び第４の層を別の領域（例えばスクライブライン
上のバーニア部）に形成し、このうち第４の層を除去す
る場合に残留不要物が生じ得る箇所はマスク材で被覆し
ているので、第２の層の除去時には第４の層上に残留不
要物が生じることがなく、その残留不要物による第１の
層の変形やパターンくずれ等を防止することができ、か
つ、残留不要物を除去するためのエッチング時間は不要
となって第１の層の面荒れも防止できることになる。

【０１２６】従って、半導体領域に形成する上記のポリ
シリコンストレージノードの如き層を常に設計通りのパ
ターン及び形状で信頼性良く高集積度に形成することが
でき、リーク電流が大幅に減少する等の動作特性に優れ
た半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例によるダイナミックＲＡＭの製
造工程の一段階における半導体ウエハのスクライブライ
ンのバーニア部の要部断面図である。

【図２】同、他の一段階を示す要部断面図である。

【図３】同、他の一段階を示す要部断面図である。

【図４】同、他の一段階を示す要部断面図である。

【図５】同、他の一段階を示す要部断面図である。

【図６】同、他の一段階を示す要部断面図である。

【図７】同、他の一段階を示す要部断面図である。

【図８】同、更に他の一段階を示す要部断面図である。

【図９】同、バーニア部及びその近傍の概略拡大平面図
である。

【図１０】同、スクライブラインのアライメントマーク
部及びその近傍の概略拡大平面図及び要部断面図であ
る。

【図１１】同、メモリセル部の製造工程の一段階を示す
要部断面図である。

【図１２】同、他の一段階を示す要部断面図である。

【図１３】同、他の一段階を示す要部断面図である。

【図１４】同、他の一段階を示す要部断面図である。

【図１５】同、他の一段階を示す要部断面図である。

【図１６】同、他の一段階を示す要部断面図である。

【図１７】同、他の一段階を示す要部断面図である。

【図１８】同、他の一段階を示す要部断面図である。

【図１９】同、他の一段階を示す要部断面図である。

【図２０】同、他の一段階を示す要部断面図である。

【図２１】同、他の一段階を示す要部断面図である。

【図２２】同、他の一段階を示す要部断面図である。

【図２３】同、他の一段階を示す要部断面図である。

【図２４】同、他の一段階を示す要部断面図である。

【図２５】同、他の一段階を示す要部断面図である。

【図２６】同、他の一段階を示す要部断面図（図３４の
XXVI−XXVI線断面図）である。

【図２７】同、他の一段階を示す要部断面図である。

【図２８】同、他の一段階を示す要部断面図である。

【図２９】同、他の一段階を示す要部断面図である。

【図３０】同、他の一段階を示す要部断面図である。

【図３１】同、他の一段階を示す要部断面図である。

【図３２】同、他の一段階を示す要部断面図である。

【図３３】同、更に他の一段階を示す要部断面図であ
る。

【図３４】図２６に対応する要部平面図である。

【図３５】本発明の他の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階における半導体ウエハのスクライ
ブラインのバーニア部の要部断面図である。

【図３６】同、他の一段階を示す要部断面図である。

【図３７】同、他の一段階を示す要部断面図である。

【図３８】同、更に他の一段階を示す要部断面図であ
る。

【図３９】本発明の他の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階における半導体ウエハのスクライ
ブラインのバーニア部の要部断面図である。

【図４０】同、他の一段階を示す要部断面図である。

【図４１】同、更に他の一段階を示す要部断面図であ
る。

【図４２】本発明の他の実施例によるダイナミックＲＡ
Ｍの製造工程の一段階における半導体ウエハのスクライ
ブラインのバーニア部の要部断面図である。

【図４３】同、他の一段階を示す要部断面図である。

【図４４】同、他の一段階を示す要部断面図である。

【図４５】同、他の一段階を示す要部断面図である。

【図４６】同、更に他の一段階を示す要部断面図であ
る。

【図４７】従来の半導体ウエハ上の半導体チップのパタ
ーンのレイアウト図である。

【図４８】同、半導体ウエハの一部分の拡大平面図であ
る。

【図４９】（Ａ）は同、半導体ウエハのスクライブライ
ンのバーニア部及びその近傍の概略拡大平面図、（Ｂ）
は更に拡大したその平面図である。

【図５０】同、ダイナミックＲＡＭの製造工程の一段階
における半導体ウエハのスクライブラインのバーニア部
の要部断面図である。

【図５１】同、他の一段階を示す要部断面図である。

【図５２】同、他の一段階を示す要部断面図である。

【図５３】同、他の一段階を示す要部断面図である。

【図５４】同、他の一段階を示す要部断面図である。

【図５５】同、メモリセル部の一段階を示す要部断面図
である。

【図５６】同、他の一段階を示す要部断面図である。

【図５７】同、他の一段階を示す要部断面図（図５８の
XXXXXVII−XXXXXVII線断面図）である。

【図５８】図５７に対応する要部平面図である。

【図５９】同、他の一段階を示す要部断面図である。

【符号の説明】

１・・・シリコン基板２、６２・・・フィールドＳｉＯ₂層３・・・Ｎ⁺型ソース領域４・・・Ｎ⁺型ドレイン領域６、７、９、１２、２２、３２、４４、４５、４６、６
６、６７、６９、８２、１４０・・・ＳｉＯ₂層８、２５、３１、９１・・・Ｓｉ₃Ｎ₄層１１、１３、１６、２３、２６、５０、７１、８３、１
３０・・・ポリシリコン層１１Ａ・・・フィン部２６・・・ポリシリコン層（上部電極）３１Ａ・・・ひさし部分３３、９３、１１０、１２０、１３１・・・フォトレジ
ストマスク４９・・・コンタクトホール９１ａ、１３０ａ・・・残留物１２１、１２２・・・パターン１４２・・・スクライブライン１４３・・・ＩＣチップエリア１４４、１４５・・・バーニア部の素子１４６・・・半導体ウエハＷＬ、ＷＬ’・・・ワードラインＢＬ・・・ビットラインＣａｐ、ＣＡＰ・・・セルキャパシタＣａｐ’、ＣＡＰ’・・・キャパシタ構造

Claims

【特許請求の範囲】

【請求項１】基体上に第１の層を所定パターンに形成
するため、前記第１の層のパターンを規定する第２の層
を形成する工程と、この第２の層を除去して前記第１の
層を所定パターンに残す工程とを半導体素子領域におい
て実施するに際し、前記第１の層及び前記第２の層と同等の第３の層及び第
４の層をそれぞれ前記半導体素子領域とは別の前記基体
の領域上に形成し、前記第４の層を除去する場合にこの
除去前に前記第４の層上に残留し得る不要物の付着箇所
は、マスク材によって被覆する、半導体装置の製造方
法。
【請求項２】基体上に第２の層を形成する工程と、前
記第２の層上に第５の層を積層する工程と、前記第５の
層及び前記第２の層をほぼ同一パターンに加工する工程
と、この加工後に前記第５の層をマスクとして前記第２
の層の外側面をエッチングすることによって、このエッ
チングで除去された領域上に前記第５の層を突出させる
工程と、この突出部分を含めて前記第５の層及び前記第
２の層上から前記基体上にかけて第１の層を被着する工
程と、前記第１の層をエッチングして、前記第５の層の
前記突出部分の下部において前記第２の層の外側面に前
記第１の層の一部分を残す工程と、前記第５の層をエッ
チングで除去する工程と、前記第２の層をエッチングで
除去して前記第１の層を所定パターンに残す工程とを半
導体領域において実施するに際し、前記半導体領域とは別の前記基体の領域上に第４の層を
形成する工程と、前記第４の層上に前記第５の層と同等
の第６の層を積層する工程と、前記第６の層及び前記第
４の層をほぼ同一パターンに加工する工程と、この加工
後に前記第６の層をマスクとして前記第４の層の外側面
をエッチングすることによって、このエッチングで除去
された領域上に前記第６の層を突出させる工程と、この
突出部分を含めて前記第６の層及び前記第４の層上から
前記基体上にかけて第３の層を被着する工程と、前記第
６の層をエッチングで除去する場合に前記第４の層上に
残留し得る前記第６の層の残留物の付着箇所を含めて、
前記第３の層及び前記第４の層上をマスク材によって被
覆する工程とを実施する、請求項１に記載した製造方
法。
【請求項３】第３の層及び第４の層を半導体ウエハの
スクライブエリアに形成する、請求項１又は２に記載し
た製造方法。
【請求項４】第４の層を半導体素子領域の位置合せ精
度の判別のために形成する、請求項３に記載した製造方
法。
【請求項５】残された第１の層を含む表面上に第７の
層を被着し、更に、前記第７の層上に第８の層を被着す
ることにより、前記第１の層及び前記第８の層を対向電
極とし、前記第７の層を誘電体膜とする衝立型構造のキ
ャパシタを半導体素子領域に形成する、請求項２に記載
した製造方法。
【請求項６】請求項２に記載した第３の層、第４の層
及び第６の層をキャパシタの位置合せ精度の判別のため
に形成する、請求項５に記載した製造方法。
【請求項７】第３の層に隣接して、半導体素子領域の
ゲート電極のパターン寸法及び／又は形状を判別するた
めの第９の層を形成する、請求項５に記載した製造方
法。
【請求項８】第１の層を被着した後、この第１の層上
に第１０の層を積層し、この第１０の層を全面エッチン
グして、第５の層の突出部分における前記第１の層の被
着部分の下部において前記第１の層の外側面に前記第１
０の層の一部分を残し、更に、この第１０の層の一部分
をマスクとして前記第１の層をエッチングする、請求項
２に記載した製造方法。