JPH033346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH033346A JPH033346A JP1139424A JP13942489A JPH033346A JP H033346 A JPH033346 A JP H033346A JP 1139424 A JP1139424 A JP 1139424A JP 13942489 A JP13942489 A JP 13942489A JP H033346 A JPH033346 A JP H033346A
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（従来の技術）
近年、半導体集積回路の集積度の向上、及び高性能化を
目的として、半導体集積回路の微細化技術の開発が活発
に行われている。微細化技術の中でも、素子分離技術は
特に重要である。素子分離は、半導体基板上にモノリシ
ックに形成した多数のトランジスタ素子等の素子を互い
に電気的に分離するものであり、特に、大容量メモリに
おいては、メモリサイズを決める大きな要因となってい
る。
目的として、半導体集積回路の微細化技術の開発が活発
に行われている。微細化技術の中でも、素子分離技術は
特に重要である。素子分離は、半導体基板上にモノリシ
ックに形成した多数のトランジスタ素子等の素子を互い
に電気的に分離するものであり、特に、大容量メモリに
おいては、メモリサイズを決める大きな要因となってい
る。
半導体集積回路の集積度の向上に伴い、素子分離技術と
して半導体基板上にトレンチを形成する方法が提案され
ており、そのような素子分離技術としてＢＯＸ法（Ｂｕ
ｒｉｅｄ ０ｘｉｄｅ法）がある。ＢＯＸ法はトレンチ
を形成した素子分離領域を絶縁酸化物で埋め込むもので
ある。
して半導体基板上にトレンチを形成する方法が提案され
ており、そのような素子分離技術としてＢＯＸ法（Ｂｕ
ｒｉｅｄ ０ｘｉｄｅ法）がある。ＢＯＸ法はトレンチ
を形成した素子分離領域を絶縁酸化物で埋め込むもので
ある。
次に第２図を参照しながら、従来のＢＯＸ法を説明する
。まず、素子分離パターンを有する酸化膜１５をマスク
として、シリコン基板１をトレンチエツチングする（第
２図（ａ））。ここでトレンチエツチングされた領域７
ａ、７ｂが素子分離領域となる。一方、酸化膜１５がエ
ツチングマスクとなってトレンチエツチングされなかっ
た領域が素子領域６となる。次に、 ＣＶＤ法によって
二酸化シリコン膜１０を堆積した（第２図（ｂ））後、
フォトリソグラフィー技術を用いて幅の広いトレンチ７
ｂ上にのみ、第１のレジストパターン１６を形成する。
。まず、素子分離パターンを有する酸化膜１５をマスク
として、シリコン基板１をトレンチエツチングする（第
２図（ａ））。ここでトレンチエツチングされた領域７
ａ、７ｂが素子分離領域となる。一方、酸化膜１５がエ
ツチングマスクとなってトレンチエツチングされなかっ
た領域が素子領域６となる。次に、 ＣＶＤ法によって
二酸化シリコン膜１０を堆積した（第２図（ｂ））後、
フォトリソグラフィー技術を用いて幅の広いトレンチ７
ｂ上にのみ、第１のレジストパターン１６を形成する。
次に第２のレジス目７をウェーハ全面に堆積することで
、ウェーハ表面を平坦にする（第２図（Ｃ））。
、ウェーハ表面を平坦にする（第２図（Ｃ））。
最後に、レジスト及び二酸化シリコン膜ｌＯを、平坦性
を保ちながらエッチバックし、素子領域６のシリコン基
ｉｔ表面を露出させる（第２図（ｄ））。
を保ちながらエッチバックし、素子領域６のシリコン基
ｉｔ表面を露出させる（第２図（ｄ））。
このようにしてＢＯＸ法による素子分離が実現される。
（発明が解決しようとする課Ｂ）
しかしながら、上記の従来法では９幅の広いトレンチ７
ｂ上にレジストパターンを形成しなければならない。従
って、そのためのフォトマスクを作製し、フォトリソグ
ラフィー工程を行わなければならない。フォトリソグラ
フィー工程においては、形成すべきレジストパターンを
ウェーハ上のパターンにアライメントさせる必要があり
、フォトリソグラフィー工程の増加は、アライメントの
ずれから生じる不良の増加を招く可能性がある。
ｂ上にレジストパターンを形成しなければならない。従
って、そのためのフォトマスクを作製し、フォトリソグ
ラフィー工程を行わなければならない。フォトリソグラ
フィー工程においては、形成すべきレジストパターンを
ウェーハ上のパターンにアライメントさせる必要があり
、フォトリソグラフィー工程の増加は、アライメントの
ずれから生じる不良の増加を招く可能性がある。
しかもフォトリソグラフィー工程は ウェーハ上へのレ
ジストの塗布、フォトマスクパターンをレジストに転写
する露光、現像、ベーキング等からなる多数の工程を含
む。そのため製造プロセスのスループット歩留り、コス
トの観点から、できるだけフォトリソグラフィー工程数
の少ない製造方法の開発が望まれる。
ジストの塗布、フォトマスクパターンをレジストに転写
する露光、現像、ベーキング等からなる多数の工程を含
む。そのため製造プロセスのスループット歩留り、コス
トの観点から、できるだけフォトリソグラフィー工程数
の少ない製造方法の開発が望まれる。
さらに、素子分離領域を絶縁酸化物で埋め込んだ後２幅
の狭いトレンチ７ａの中央付近においては、絶縁酸化物
の表面によって囲まれたスリット状のすき間（スリット
１８）が形成される。ウェーハをウェットエツチングす
る際、このスリット１８内に入りこんだエッチャントに
よってスリット１８内部の絶縁酸化物表面が著しくエツ
チングされ。
の狭いトレンチ７ａの中央付近においては、絶縁酸化物
の表面によって囲まれたスリット状のすき間（スリット
１８）が形成される。ウェーハをウェットエツチングす
る際、このスリット１８内に入りこんだエッチャントに
よってスリット１８内部の絶縁酸化物表面が著しくエツ
チングされ。
スリット１８部が拡大する。このため素子分離領域にお
ける絶縁酸化物の平坦性がそこなわれる。また、導電性
物質がこのスリット１８内に付着すると。
ける絶縁酸化物の平坦性がそこなわれる。また、導電性
物質がこのスリット１８内に付着すると。
その導電性物質は洗浄によって充分に除去されずにスリ
ット１８内に残存するため、素子間リークの原因となる
。
ット１８内に残存するため、素子間リークの原因となる
。
本発明は上記の課題を解決するためになされたものであ
り、その目的とするところは、フォト・リソグラフィー
工程を減少させることができ、しかも素子分離を確実に
行い得る半導体装置の製造方法を提供することにある。
り、その目的とするところは、フォト・リソグラフィー
工程を減少させることができ、しかも素子分離を確実に
行い得る半導体装置の製造方法を提供することにある。
（課題を解決するための手段）
本発明は、半導体装置の製造方法であって、半導体基板
上に第１の酸化防止膜を形成する工程。
上に第１の酸化防止膜を形成する工程。
該第１の酸化防止膜をバターニングし、トレンチパター
ンを形成する工程、該半導体基板にトレンチを形成する
工程、第２の酸化防止膜を形成して該トレンチを埋め込
む工程、一部の溝中の第２の酸化防止膜を除去し、サイ
ドウオールを形成する工程、該半導体基板を酸化する工
程、多結晶シリコン膜を形成しエッチバックする工程、
及び残存している多結晶シリコン膜を酸化する工程を包
含し、そのことにより上記の目的が達成される。
ンを形成する工程、該半導体基板にトレンチを形成する
工程、第２の酸化防止膜を形成して該トレンチを埋め込
む工程、一部の溝中の第２の酸化防止膜を除去し、サイ
ドウオールを形成する工程、該半導体基板を酸化する工
程、多結晶シリコン膜を形成しエッチバックする工程、
及び残存している多結晶シリコン膜を酸化する工程を包
含し、そのことにより上記の目的が達成される。
（作用）
半導体基板上に形成した第１の酸化防止膜をバターニン
グすることで、トレンチパターンを形成した後、該第１
の酸化防止膜をエツチングマスクとして、半導体基板を
エツチングすることで、半導体基板上にトレンチが形成
される。このトレンチ形成領域が素子分離領域となる。
グすることで、トレンチパターンを形成した後、該第１
の酸化防止膜をエツチングマスクとして、半導体基板を
エツチングすることで、半導体基板上にトレンチが形成
される。このトレンチ形成領域が素子分離領域となる。
このときトランジスタ素子等の素子が形成される素子領
域は、エツチングマスクとして働く第１の酸化防止膜に
よって覆われているため、エツチングを受けない。ウェ
ーハ上に第２の酸化防止膜を堆積することでトレンチは
埋めこまれる。第２の酸化防止膜を異方性のあるエツチ
ング法によって、その膜厚分だけエツチングすることに
よって。
域は、エツチングマスクとして働く第１の酸化防止膜に
よって覆われているため、エツチングを受けない。ウェ
ーハ上に第２の酸化防止膜を堆積することでトレンチは
埋めこまれる。第２の酸化防止膜を異方性のあるエツチ
ング法によって、その膜厚分だけエツチングすることに
よって。
トレンチ側壁部においてサイドウオールが形成される。
また、このとき３幅の狭いトレンチ（トレンチの幅く第
２の多層膜の膜厚×２）の内部に埋めこまれていた第２
の酸化防止膜は、トレンチ内を完全に埋め込んだまま残
る。しかし、上記の幅のせまいトレンチ内部及びトレン
チ側壁近傍のすイドウオールが形成された領域を除いた
幅の広いトレンチにおいては、第２の酸化防止膜は前記
のエッチバックによって除去される。
２の多層膜の膜厚×２）の内部に埋めこまれていた第２
の酸化防止膜は、トレンチ内を完全に埋め込んだまま残
る。しかし、上記の幅のせまいトレンチ内部及びトレン
チ側壁近傍のすイドウオールが形成された領域を除いた
幅の広いトレンチにおいては、第２の酸化防止膜は前記
のエッチバックによって除去される。
上記の原理によって幅の広いトレンチ内の第２の酸化防
止膜を除去した後、半導体基板を酸化すると、第２の酸
化防止膜が除去された幅の広いトレンチ内の半導体基板
表面のみが酸化される。上述した酸化によって２幅の広
いトレンチには厚い酸化膜が成長し、ウェーハ表面の平
坦性が増す。
止膜を除去した後、半導体基板を酸化すると、第２の酸
化防止膜が除去された幅の広いトレンチ内の半導体基板
表面のみが酸化される。上述した酸化によって２幅の広
いトレンチには厚い酸化膜が成長し、ウェーハ表面の平
坦性が増す。
次に、ウェーハ上に多結晶シリコン膜を堆積しエッチバ
ックを行うことで、ウェーハの平坦性はさらに向上する
。また、エッチバック終了後に残存している多結晶シリ
コン膜を酸化すれば、半導体である多結晶シリコン膜は
絶縁物である二酸化シリコンに変化する。幅のせまいト
レンチ内を埋め込んだ際に形成されたスリット等は、こ
の二酸化シリコンによって埋められる。
ックを行うことで、ウェーハの平坦性はさらに向上する
。また、エッチバック終了後に残存している多結晶シリ
コン膜を酸化すれば、半導体である多結晶シリコン膜は
絶縁物である二酸化シリコンに変化する。幅のせまいト
レンチ内を埋め込んだ際に形成されたスリット等は、こ
の二酸化シリコンによって埋められる。
（実施例）
以下に本発明を実施例について図を参照して説明する。
まず、シリコン基板１の表面に熱酸化法によって熱酸化
膜（厚さ２８０人）２を形成した。その後。
膜（厚さ２８０人）２を形成した。その後。
ＣＶＯ法によって第１の窒化膜（厚さ１０００〜３００
０人）３と二酸化シリコン膜（厚さ２０００〜３０００
人）４とを堆積して第１の酸化防止膜を形成した（第１
図（ａ））。
０人）３と二酸化シリコン膜（厚さ２０００〜３０００
人）４とを堆積して第１の酸化防止膜を形成した（第１
図（ａ））。
この第１の酸化防止膜は、シリコン基板１をトレンチエ
ツチングする際のマスクとなる。フォトリソグラフィー
技術とＲＩＢ （リアクティブイオンエツチング）に
よって、この第１の酸化防止膜にトレンチパターン５ａ
、５ｂを転写した（第１図（ｂ））。
ツチングする際のマスクとなる。フォトリソグラフィー
技術とＲＩＢ （リアクティブイオンエツチング）に
よって、この第１の酸化防止膜にトレンチパターン５ａ
、５ｂを転写した（第１図（ｂ））。
続いて、素子分離領域としてＲＩＢによって深さ５００
０〜７０００人のトレンチ７ａ、７ｂを形成した（第１
図（Ｃ））。一方のトレンチ７ａの幅は０．６〜１．２
μｍ程度、他方のトレンチ７ｂの幅は数μ繭程度以上と
した。この素子分離領域の形成によって素子領域６が形
成された。
０〜７０００人のトレンチ７ａ、７ｂを形成した（第１
図（Ｃ））。一方のトレンチ７ａの幅は０．６〜１．２
μｍ程度、他方のトレンチ７ｂの幅は数μ繭程度以上と
した。この素子分離領域の形成によって素子領域６が形
成された。
次に、 ＲＩＢに伴ってトレンチ側壁に堆積されていた
ポリマー等を洗浄によって除去したのち、トレンチ側壁
及びトレンチ底面において露出するシリコン基板１の表
面に熱酸化膜（厚さ２８０人）８を形成した（第１図（
ｄ））。熱酸化膜８を緩衝層として、その上に第２の窒
化膜（厚さ５００〜１０００人）９と二酸化シリコン膜
（厚さ５０００〜７０００人）１０をＣＶＤ法によって
堆積した（第１図（ｅ））。第２の窒化膜９と二酸化シ
リコン膜１０から成る第２の酸化防止膜によって１幅の
狭いトレンチ７ａの内部は完全に埋め込まれる。
ポリマー等を洗浄によって除去したのち、トレンチ側壁
及びトレンチ底面において露出するシリコン基板１の表
面に熱酸化膜（厚さ２８０人）８を形成した（第１図（
ｄ））。熱酸化膜８を緩衝層として、その上に第２の窒
化膜（厚さ５００〜１０００人）９と二酸化シリコン膜
（厚さ５０００〜７０００人）１０をＣＶＤ法によって
堆積した（第１図（ｅ））。第２の窒化膜９と二酸化シ
リコン膜１０から成る第２の酸化防止膜によって１幅の
狭いトレンチ７ａの内部は完全に埋め込まれる。
次に、この第２の酸化防止膜の膜厚程度のエッチバック
を行った。これによって、第１図（ｆ）に示すように、
狭いトレンチ７ａ内に埋め込まれた第２の酸化防止膜１
１ａ及び広いトレンチ７ｂ内のトレンチ側壁部サイドウ
オールｌｌｂを残したまま。
を行った。これによって、第１図（ｆ）に示すように、
狭いトレンチ７ａ内に埋め込まれた第２の酸化防止膜１
１ａ及び広いトレンチ７ｂ内のトレンチ側壁部サイドウ
オールｌｌｂを残したまま。
広いトレンチ７ｂ内の底部における第２の窒化膜９が除
去された。続いて、広いトレンチ７ｂ内において第２の
窒化膜９が除去された領域のシリコン基板１を酸化した
。第１図（９）に示すように、この酸化によって形成さ
れた厚い熱酸化膜（厚さ９０００〜１２０００人）１２
のためにウェーハ表面の平坦性が向上した。
去された。続いて、広いトレンチ７ｂ内において第２の
窒化膜９が除去された領域のシリコン基板１を酸化した
。第１図（９）に示すように、この酸化によって形成さ
れた厚い熱酸化膜（厚さ９０００〜１２０００人）１２
のためにウェーハ表面の平坦性が向上した。
次に、多結晶シリコン膜をＣＶＤ法によって堆積（厚さ
４５００〜７０００人）シ、該多結晶シリコン膜をエッ
チバックした（第１図（ｈ））。続いて、残された多結
晶シリコン１３を酸化した（第１１図（ｉ））後。
４５００〜７０００人）シ、該多結晶シリコン膜をエッ
チバックした（第１図（ｈ））。続いて、残された多結
晶シリコン１３を酸化した（第１１図（ｉ））後。
ＦＩＦ （フン酸）系エツチング液にウェーハを浸し。
素子領域６上の二酸化シリコン膜４を除去した（第１図
（ｊ））。次に、素子領域６上の第１の窒化膜３を熱リ
ン酸によって除去し、また、熱酸化膜２をＨＰ系エツチ
ング液によって除去することによって素子分離工程を終
了した（第１図（ｋ））。
（ｊ））。次に、素子領域６上の第１の窒化膜３を熱リ
ン酸によって除去し、また、熱酸化膜２をＨＰ系エツチ
ング液によって除去することによって素子分離工程を終
了した（第１図（ｋ））。
このように、ウェーハ表面はトレンチ７ａ、７ｂ上の１
４ａ、１４ｂによって平坦化され、狭いトレンチ７ａ上
にはスリットは形成されない。
４ａ、１４ｂによって平坦化され、狭いトレンチ７ａ上
にはスリットは形成されない。
尚１本実施例では、酸化防止膜として窒化膜と酸化膜の
多層膜を用いたが、酸化防止効果のある単層膜を使用し
ても良い。
多層膜を用いたが、酸化防止効果のある単層膜を使用し
ても良い。
（発明の効果）
本発明によれば、このように、１回のフォトリソグラフ
ィー工程でトレンチ素子分離が可能となる。これによっ
て、製造プロセスのスルーブツト及び歩留りが向上し、
製造コストの低減が実現される。
ィー工程でトレンチ素子分離が可能となる。これによっ
て、製造プロセスのスルーブツト及び歩留りが向上し、
製造コストの低減が実現される。
また９幅の狭いトレンチ内部に形成されたスリット等の
ウェットエツチングに対して弱い部分は。
ウェットエツチングに対して弱い部分は。
酸化された多結晶シリコンで覆われるのでウェーハの平
坦性が向上し、同時に素子間リークが防止される。
坦性が向上し、同時に素子間リークが防止される。
第１図（ａ）〜（９）は２本発明の一実施例の各工程を
説明するための図、第２図（ａ）〜（ｄ）は、従来例の
各工程を説明するための図である。 １・・・シリコン基板、 ２． ８．１２・・・熱酸
化膜、３・・・第１の窒化膜、４．１０・・・二酸化シ
リコン膜、９・・・第２の窒化膜、１３・・・多結晶シ
リコン。 以上
説明するための図、第２図（ａ）〜（ｄ）は、従来例の
各工程を説明するための図である。 １・・・シリコン基板、 ２． ８．１２・・・熱酸
化膜、３・・・第１の窒化膜、４．１０・・・二酸化シ
リコン膜、９・・・第２の窒化膜、１３・・・多結晶シ
リコン。 以上
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１の酸化防止膜を形成する工程、 該第１の酸化防止膜をパターニングし、トレンチパター
ンを形成する工程、 該半導体基板にトレンチを形成する工程、 第２の酸化防止膜を形成して該トレンチを埋め込む工程
、 一部の溝中の第２の酸化防止膜を除去し、サイドウォー
ルを形成する工程、 該半導体基板を酸化する工程、 多結晶シリコン膜を形成しエッチバックする工程、及び 残存している多結晶シリコン膜を酸化する工程を包含す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139424A JPH033346A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139424A JPH033346A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033346A true JPH033346A (ja) | 1991-01-09 |
Family
ID=15244883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139424A Pending JPH033346A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033346A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184106B1 (en) | 1996-06-27 | 2001-02-06 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a semiconductor device |
| KR100329607B1 (ko) * | 1995-06-02 | 2002-11-22 | 주식회사 하이닉스반도체 | 반도체소자의소자분리절연막형성방법 |
| KR100361761B1 (ko) * | 1995-06-02 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체소자의소자분리절연막형성방법 |
| KR100361762B1 (ko) * | 1995-11-06 | 2003-02-11 | 주식회사 하이닉스반도체 | 반도체소자의소자분리방법 |
| JP2009518867A (ja) * | 2005-12-09 | 2009-05-07 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | 半導体集積回路基板の絶縁構造およびその製作方法 |
Citations (1)
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| JPS62111776U (ja) * | 1985-12-27 | 1987-07-16 |
-
1989
- 1989-05-31 JP JP1139424A patent/JPH033346A/ja active Pending
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