KR100265177B1 - 반도체소자분리방법 - Google Patents

Abstract

반도체 소자분리방법으로서 특히 트렌치(Trench)를 형성하여 절연막을 채운 후에 평탄화하는 방법에 관한 것으로, 산화막과 질화막이 형성된 실리콘 기판을 사진 식각하여 소자분리영역을 트렌치로 형성하고 절연막을 형성한 뒤, 패턴의 밀도가 낮은 영역에 비해 패턴의 밀도가 높은 영역에서 상기 절연막의 폭이 트렌치의 폭보다 작게 하여 상기 절연막을 사진 식각하고, 남은 절연막을 CMP를 이용하여 평탄화함으로써 패턴 밀도에 관계없이 균일한 패턴 두께를 얻을 수 있도록 한다.

Description

반도체 소자분리방법

본 발명은 반도체 소자분리방법에 관한 것으로, 더욱 상세하게는 실리콘기판에 트렌치(Tench)를 형성하여 절연막을 채운 후에 평탄화하는 방법에 관한 것이다.

일반적으로 반도체 소자분리방법으로 LOCOS(local oxidation of silicon)소자 분리가 이용되어 왔다.

LOCOS는 질화막을 마스크로 해서 실리콘 기판 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰이점이 있다.

그러나 LOCOS 소자분리방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.

이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다.

트렌치 소자 분리에서는 실리콘 기판에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 것으로, 일반적인 트렌치 소자분리방법을 첨부된 도2a∼2f를 참조하여 설명하면 다음과 같다.

먼저 도2a에서와 같이 산화막(2)과 질화막(3)이 형성된 실리콘 기판(1) 상에 감광막(4)을 도포하고, 마스크를 이용하여 감광막(4)을 노광 현상한 다음 드러난 질화막(3) 및 산화막(2)을 식각하여 제거하고, 다시 드러난 기판(1)을 일정 깊이로 파서 소자 분리 영역을 트렌치(T1, T2)로 형성한다. 이때 트렌치(T1, T2)의 폭은 경우에 따라 달라질 수 있는데, 도2a에서 Al영역은 소자 또는 패턴 사이의 간격이 넓어서 트렌치(T1)의 폭이 넓은 영역이고, 반대로 B1 영역은 소자 또는 패턴 사이의 간격이 좁아서 트렌치(T2)의 폭이 좁은 영역이다.

이어, 도2b와 같이 감광막(4)을 제거하고 절연막(5)을 적층한다.

이후, 절연막(5)이 형성된 실리콘 기판(1)상에 감광막(6)을 도포한 후 도2c에서와 같이 감광막(6)을 노광 현상하여 트렌치(T1, T2) 상부의 절연막(5) 위에 감광막(6) 패턴을 남긴 다음, 이를 마스크로 하여도 2d와 같이 절연막(5)을 식각한다. 그리고, 감광막(6)을 제거한 다음 도2e와 같이 절연막(5)을 CMP(chemical mechanical polishing : 화학 기계적 연마)를 이용하여 평탄화하고, 도2f와 같이 질화막(3)을 제거하여 반도체 소자를 분리한다.

전술한 바와 같은 종래의 트렌치 소자 분리 기술에서는 트렌치를 형성한 후 절연막을 침적시키고 CMP를 이용하여 평탄화시키는데 상기 평탄화 공정에서 패턴의 밀도에 따라서 막이 연마되는 정도의 차이가 발생한다.

예를 들면, 메모리 셀과 같이 패턴이 조밀한 지역에서는 연마 속도가 늦고 주변 회로와 같이 패턴이 희박한 영역에서는 연마속도가 빠르게 된다.

따라서 패턴이 조밀하지 않은 지역과 패턴이 조밀한 지역에서 절연막의 높이가 달라지고, 이에 따라 게이트 형성시 스트링거(stringer)나 스페이서(spacer)가 생기는 등의 문제가 발생한다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 소자 분리용 트렌치에 채워지는 절연막의 두께를 균일하게 하는 데 있다.

도1a∼1f은 본 발명에 따른 반도체 소자분리방법을 설명하기 외한 공정 순서를 도시한 실리콘 기판의 단면도이고,

도2a∼2f는 종래의 반도체 소자분리방법을 설명하기 위한 공정순서를 도시한 실리콘 기판의 단면도이다.

상기와 같은 목적을 달성하기 위하여 본 발명에서는, 산화막과 질화막이 형성된 실리콘 기판을 사진 식각하여 소자분리영역을 트렌치로 형성하고 절연막을 형성한 뒤, 패턴의 밀도가 낮은 영역에 비해 패턴의 밀도가 높은 영역에서 트렌치 계면과 중첩되는 영역의 크기를 작게 하여 상기 절연막을 사진식각하고, 남은 절연막을 CMP를 이용하여 평탄화함으로써 패턴 밀도에 관계없이 균일한 패턴 두께를 얻을 수 있도록 하는 것이 바람직하다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.

도1a∼1f는 본 발명의 실시예에 따른 반도체 소자분리방법을 설명하기 위한 실리콘 기판의 단면도로서 공정 순서에 따라 도시한 것이다.

먼저 도1a에서와 같이 실리콘 기판(10) 위에 산화막(20)과 질화막(30)을 연속하여 적층한 다음, 질화막(30) 위에 감광막(40)을 도포한다. 그리고, 마스크를 이용하여 감광막(40)을 노광 현상한 다음, 드러난 질화막(30) 및 산화막(20)을 제거한다.

이어, 드러난 실리콘 기판(10)을 파내어 트렌치(Tl0, T20)를 형성하고, 감광막(40)을 제거한다.

도1a에서 A10영역은 패턴의 밀도가 낮은 지역으로서 트렌치(T10)의 폭이 크고, B10영역은 패턴이 조밀한 지역으로서 트렌치(T20)의 폭이 작다.

이후, 도1b에서와 같이 절연막(50)을 두껍게 적층한 후, 감광막(60)을 도포하고, 노광 현상하여 도1c에서 처럼 트렌치(Tl0, T20) 상부에만 감광막(60) 패턴을 남긴다. 이때, 남아있는 감광막(60) 패턴의 폭은 패턴의 밀도에 따라 다르게 한다. 즉, 패턴의 밀도가 낮은 A1O영역에서는 트렌치의 폭과 유사하게 하지만, 패턴의 밀도가 높은 B10영역에서는 트렌치의 폭보다 좁게 만든다.

다음, 남은 감광막(60)을 마스크로 하여 절연막(50)을 식각하면, 도1d에서 처럼 절연막(50) 또한 감광막(60)과 동일한 폭을 가진다.

그리고, 감광막(60)을 제거한 다음 도1e와 같이 절연막(50)을 CMP를 이용하여 평탄화한다. 이때에는 패턴이 조밀한 B10영역에서의 절연막(50) 폭이 상대적으로 줄어들었기 때문에 연마속도가 빨라져서 두 영역의 절연막 두께를 비슷하게 조정할 수 있다.

마지막으로 질화막(30)을 제거하여 반도체 소자 분리를 완성한다.

상기의 실시예는 패턴 밀도가 높은 부위에서 절연막의 폭을 트렌치의, 폭보다 줄이는 경우이지만, 이와는 달리 패턴 밀도가 낮은 부위의 절연막 폭을 넓히는 것도 가능한 것으로, 그 요지는 패턴 밀도에 따라 절연막의 상대적인 폭을 조절하는 것이다.

이와 같이 본 발명은 패턴 밀도가 달라서 연마속도가 차이가 나는 반도체 공정에서 미리 연마되어야 할 부위의 사이즈를 조정함으로써 평탄화 후의 두께 균일도를 향상시킬 수 있다.

Claims (2)

1. 실리콘 기판에 산화막과 질화막을 형성하고 사진 식각하여 상기 실리콘 기판에 반도체 소자 분리를 위한 다수의 트렌치를 형성하는 단계와, 상기 실리콘 기판 전면에 절연막을 두껍게 증착하여 상기 다수의 트렌치를 매입하는 단계와, 상기 절연막이 상기 다수의 트렌치 영역에만 남도록 사진 식각하여 다수의 절연막 패턴을 형성하는 단계와, 상기 다수의 절연막 패턴을 화학 기계적 연마 공정에 의해 평탄화한 후 상기 질화막을 제거하는 단계를 포함하는 반도체 소자분리방법에 있어서, 상기 절연막이 상기 다수의 트렌치 영역에만 남도록 사진 식각하여 다수의 절연막 패턴을 형성하는 단계는, 상기 다수의 절연막 패턴의 밀도가 높은 영역에서의 절연막 패턴 폭을 상기 트렌치의 폭보다 작게 형성되도록 하고, 밀도가 낮은 영역에서의 절연막 패턴 폭을 상기 트렌치의 폭보다 크거나 같게 형성되도록 하는 것을 특징으로 하는 반도체 소자분리방법.
2. 제1항에 있어서, 상기 밀도가 낮은 영역에서의 절연막 패턴의 폭을 상기 트렌치의 폭보다 크게 형성되도록 할 경우, 상기 밀도가 높은 영역에서의 절연막 패턴 폭을 상기 트렌치의 폭과 같게 형성되도록 하는 것을 특징으로 하는 반도체 소자분리방법.

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