KR100428785B1 - 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 - Google Patents

트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100428785B1
KR100428785B1 KR10-2001-0052925A KR20010052925A KR100428785B1 KR 100428785 B1 KR100428785 B1 KR 100428785B1 KR 20010052925 A KR20010052925 A KR 20010052925A KR 100428785 B1 KR100428785 B1 KR 100428785B1
Authority
KR
South Korea
Prior art keywords
trench
forming
pattern
layer
regions
Prior art date
Application number
KR10-2001-0052925A
Other languages
English (en)
Other versions
KR20030018678A (ko
Inventor
김성환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0052925A priority Critical patent/KR100428785B1/ko
Publication of KR20030018678A publication Critical patent/KR20030018678A/ko
Application granted granted Critical
Publication of KR100428785B1 publication Critical patent/KR100428785B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

트렌치 소자분리구조를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판 상의 소정영역에 복수개의 제1 및 제2 소자분리막이 배치된다. 제1 소자분리막의 각각은 제2 소자분리막들보다 깊은 딥영역(dip portion)을 갖는다. 딥 영역을 갖는 제1 소자분리막을 형성하는 방법은, 반도체 기판의 소정영역에 복수개의 제1 및 제2 트렌치 영역들을 형성함과 동시에 제1 및 제2 트렌치 영역들 사이의 활성영역 상에 하드마스크 패턴한다. 제1 트렌치 영역들은 제2 트렌치 영역들 보다 넓은 폭을 갖도록 형성한다. 제1 트렌치 영역들 각각의 측벽들에 트렌치 스페이서를 형성함과 동시에 제2 트렌치 영역들 내부를 채우는 식각저지막 패턴을 형성한다. 하드마스크 패턴, 식각저지막 패턴 및 트렌치 스페이서를 식각마스크로 사용하여 반도체 기판을 식각하여 제1 트렌치 영역들 각각의 바닥에 제2 트렌치 영역들의 깊이보다 깊은 딥 영역을 형성한다.

Description

트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법{Semiconductor device having a trench isolation structure and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 트렌치 소자분리구조를 갖는 반도체 장치 그 제조방법에 관한 것이다.
반도체 집적회로는 반도체 기판에 배치된 복수개의 소자들 및 상기 소자들 사이의 전기적 분리를 위한 소자분리막을 구비한다. 따라서, 상기 소자분리막은 우수한 절연특성 및 소자분리 특성이 요구된다.
소자분리막을 형성하기 위한 방법으로 로코스 기술(LOCOS technology) 및 얕은 트렌치 소자분리 기술(shallow trench isolation technology)이 있다. 상기 로코스 기술이 적용된 소자분리막은 버즈빅(bird's beak) 영역 때문에 채널의 폭이 좁아지는 협폭효과(narrow width effect)를 유발시키는 문제점이 있다. 상기 얕은 트렌치 소자분리 기술은 상기 로코스 기술의 문제를 해결하고 상기 로코스 기술이 적용된 소자분리막보다 상대적으로 깊은 소자분리막을 형성할 수 있다.
도 1은 종래의 반도체 소자를 나타낸 도면이다.
도 1을 참조하면, 반도체 소자는 고전압 영역(b) 및 저전압 영역(a)이 미리 지정된 반도체 기판(100)의 소정영역에 배치된 제1 및 제2 소자분리막(124a, 124b)을 포함한다. 상기 고전압 영역(b)은 상대적으로 넓은 폭을 갖는 제1 소자분리막(124a)이 배치되고, 상기 셀 어레이 영역()은 상대적으로 좁은 폭을 갖는 제2 소자분리막(124b)이 배치된다. 상기 고전압 영역(b)은 상기 제1 소자분리막들(124a) 사이의 활성여역에 배치된 고전압 트랜지스터(126)을 포함하고, 상기 저전압 영역(a)은 상기 제2 소자분리막들(124b) 사이에 배치된 저전압 트랜지스터(128)을 포함한다. 상기 저전압 영역(a)은 셀 어레이 영역 또는 저전압 트랜지스터 영역에 해당한다.
종래기술에 따르면, 상기 제1 소자분리막들(124a) 및 상기 제2 소자분리막들(124b)은 동시에 형성된다. 따라서, 소자간의 전기적 접속을 방지하기 위하여 고전압 영역에 깊은 소자분리막을 형성할 경우, 셀 어레이 영역의 소자분리막의 깊이 또한 깊어질 수 밖에 없다. 그러나, 상대적으로 좁은 폭을 갖는 셀 어레이 영역에 깊은 소자분리막을 형성할 경우, 트렌치 영역 내에 절연막의 매립이 불량해질 수 있다. 이와 다른 방법으로, 복수의 사진공정을 사용하여 상기 제1 소자분리막(124a) 및 상기 제2 소자분리막(124b)을 동시에 형성하지 않고 각각 형성함으로써 다른 깊이를 갖는 소자분리막들을 형성할 수 있다. 그러나, 이 방법은 공정이 복잡해지고 비용이 많이 드는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 전압에서 소자분리 특성이 우수한 소자분리막을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 영역별로 다른 깊이를 갖는 소자분리막을 포함하는 반도체 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 반도체소자를 나타낸 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체소자를 나타낸 단면도이다.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9 내지 도 13은 본 발명의 제2 실시에에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 트렌치 소자분리구조를 갖는 반도체 소자를 제공한다. 이 소자는, 반도체 기판 상의 소정영역에 배치된 복수개의 제1 및 제2 소자분리막을 포함한다. 상기 제1 소자분리막의 각각은 상기 제2 소자분리막들보다 깊은 딥영역(dip portion)을 갖는다.
구체적으로 상기 제1 소자분리막들의 각각은 제1 트렌치 산화막 및 제1 절연막 패턴을 포함한다. 상기 제1 트렌치 산화막은 반도체 기판의 소정영역에 배치된 제1 트렌치 영역의 측벽 및 바닥을 덮고, 상기 제1 절연막 패턴은 상기 제1 트렌치 산화막으로 둘러싸여진 영역을 채운다. 상기 제1 트렌치 영역은 반도체 기판의 소정영역에 배치되고 딥 영역을 갖는다. 상기 제1 소자분리막은 상기 제1 트렌치 산화막 및 상기 제1 절연막 패턴 사이에 개재된 제1 트렌치 라이너 패턴을 더 포함할 수도 있다. 상기 제2 소자분리막들의 각각은 제2 트렌치 산화막 및 제2 절연막 패턴을 포함한다. 상기 제2 트렌치 영역은 반도체 기판의 소정영역에 배치되고, 상기 제1 트렌치 산화막은 상기 제2 트렌치 영역의 측벽 및 바닥을 덮는다. 상기 제2 트렌치 절연막으로 둘러싸여진 영역에 제2 절연막 패턴이 존재한다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 트렌치 소자분리구조를 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은, 반도체 기판의 소정영역에 복수개의 제1 및 제2 트렌치 영역들을 형성함과 동시에 상기 제1 및 제2 트렌치 영역들 사이의 활성영역 상에 하드마스크 패턴한다. 상기 제1 트렌치 영역들은 상기 제2 트렌치 영역들 보다 넓은 폭을 갖도록 형성한다. 상기 제1 트렌치 영역들 각각의 측벽들에 트렌치 스페이서를 형성함과 동시에 상기 제2 트렌치 영역들 내부를 채우는 식각저지막 패턴을 형성한다. 상기 하드마스크 패턴, 상기 식각저지막 패턴 및 상기 트렌치 스페이서를 식각마스크로 사용하여 상기 반도체 기판을 식각하여 상기 제1 트렌치 영역들 각각의 바닥에 상기 제2 트렌치 영역들의 깊이보다 깊은 딥 영역을 형성한다. 상기 트렌치 스페이서 및 상기 식각저지막 패턴을 제거한다. 상기 제1 트렌치 영역들 내부를 채우는 제1 절연막 패턴들을 형성함과 동시에 상기 제2 트렌치 영역들 내부를 채우는 제2 절연막 패턴들을 형성하고, 상기 하드마스크 패턴을 제거한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치를 나타낸 단면도이다. 참조부호 a로 표시된 부분은 저전압 영역에 해당하고, 참조부호 b로 표시된 부분은 고전압 영역에 해당한다.
도 2를 참조하면, 상기 고전압 영역(b)의 소정영역에 복수개의 제1 소자분리막들(224a)이 배치된다. 상기 제1 소자분리막들(224a)은 제1 활성영역을 한정한다. 상기 저전압 영역(a)의 소정영역에 복수개의 제2 소자분리막들(224b)이 배치된다. 상기 제2 소자분리막들(224b)은 제2 활성영역을 한정한다. 상기 제1 소자분리막들(224a)의 각각은 상기 제2 소자분리막들(224b)보다 깊은 영역을 갖는다. 따라서, 상기 제1 소자분리막들(224a)은 상기 제2 소자분리막들(224b)보다 두꺼운 두께를 갖는다. 상기 제1 활성영역에 높은 동작전압을 갖는 고전압 트랜지스터(226)가 배치되고, 상기 제2 활성영역에는 상대적으로 낮은 동작전압을 갖는 저전압 트랜지스터(228)가 배치된다.
상기 제1 소자분리막들(224a)의 각각은 상기 고전압 영역(b)의 소정영역에형성된 제1 트렌치 영역(210a)의 바닥 및 측벽에 형성된 제1 트렌치 산화막(218a) 및 상기 제1 트렌치 산화막(218a)로 둘러싸여진 영역을 채우는 제1 절연막 패턴(222a)을 포함할 수 있다. 상기 제1 소자분리막(224a)은 상기 제1 트렌치 산화막(218a) 및 상기 제1 산화막 패턴(222a) 사이에 개재된 제1 트렌치 라이너 패턴(220a)을 더 포함한다. 상기 제2 소자분리막들(224b)의 각각은 상기 저전압 영역(a)의 소정영역에 형성된 제2 트렌치 영역(210b)의 바닥 및 측벽에 형성된 제2 트렌치 산화막(218b) 및 상기 제2 트렌치 산화막(218b)로 둘러싸여진 영역을 채우는 제2 산화막 패턴(222b)을 포함한다. 상기 제2 소자분리막(224b)은 상기 제2 트렌치 산화막(218b) 및 상기 제2 절연막 패턴(222b) 사이에 개재된 제2 트렌치 라이너 패턴(220b)을 더 포함할 수 있다.
도시된 바와 같이 상기 제1 트렌치 영역(210a)은 상기 제2 트렌치 영역(210b)보다 깊은 깊이를 갖는 딥 영역(216)을 갖는다. 이에 따라 상기 제1 소자분리막(224a) 역시 상기 제2 소자분리막(224b)보다 깊은 영역을 갖는다. 상기 제1 소자분리막(224a)의 폭은 상기 제2 소자분리막(224b)의 폭보다 넓은 것이 바람직하다.
결과적으로 본 발명에 따르면, 고전압 영역에 깊은 소자분리구조가 배치되어 높은 동작전압이 인가되어도 효과적으로 소자들을 전기적으로 분리시킬 수 있다.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 저전압 영역(a) 및 고전압 영역(b)이 구비된 반도체기판(200) 상의 전면에 하드마스크막(207)을 형성한다. 상기 하드마스크막(207)은 제1 완충막(202) 및 화학기계적 연마저지막(204)을 차례로 적층하여 형성한다. 상기 제1 완충막(202)은 실리콘산화막으로 형성하고, 상기 화학기계적 연마저지막(204)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 화학기계적 연마저지막(204) 상에 상부산화막(206)을 더 포함할 수 있다. 상기 하드마스크막(207) 상에 상기 하드마스크막(207)의 소정영역을 노출시키는 포토레지스트 패턴(208)을 형성한다.
도 4를 참조하면, 상기 포토레지스트 패턴(208)을 식각마스크로 사용하여 상기 하드마스크막(207) 및 상기 반도체 기판(200)을 차례로 식각하여 상기 고전압 영역(b)의 소정영역에 복수개의 제1 트렌치 영역들(210a)을 형성함과 동시에 상기 저전압 영역(a)의 소정영역에 복수개의 제2 트렌치 영역들(210b)을 형성한다. 상기 제1 트렌치 영역들(210a)은 상기 제2 트렌치 영역들(210b)보다 넓은 폭을 갖는 것이 바람직하다. 이와 동시에, 상기 제1 트렌치 영역(210a)들 사이의 제1 활성영역(211a) 및 상기 제2 트렌치 영역들(210b) 사이의 제2 활성영역(211b) 상에 각각 하드마스크 패턴(207a)이 형성된다. 상기 하드마스크 패턴(207a)는 차례로 적층된 제1 완충막 패턴(202a) 및 화학기계적 연마저지막 패턴(204a)으로 구성되거나, 상기 화학기게적 연마저지막 패턴(204a) 상에 상부산화막 패턴(206a)을 더 포함할 수도 있다. 이어서, 상기 포토레지스트 패턴(208)을 제거하여 상기 하드마스크 패턴(207a)을 노출시킨다. 상기 하드마스크 패턴(207a)이 노출된 결과물의 전면에 상기 식각저지막(213)을 형성한다. 상기 식각저지막(213)은 상기 제1 트렌치 영역들(210a)을 콘포말하게 덮고, 상기 제2 트렌치 영역들(210b)을 채운다. 상기 식각저지막(213)은 상기 반도체 기판(200)과 식각선택비를 갖는 절연막으로써, 예컨대 실리콘 질화막인 것이 바람직하다. 상기 식각저지막(213)을 형성하기 전에 상기 하드마스크 패턴(207a)이 노출된 결과물 전면에 제2 완충막(212)을 콘포말하게 형성할 수도 있다. 이는, 상기 식각저지막(213)에 의해 상기 반도체 기판(200)에 가해지는 스트레스를 완화시켜주기 위함이다.
도 5를 참조하면, 상기 식각저지막(213)을 에치백하여 상기 제1 트렌치 영역들(210a)의 측벽에 트렌치 스페이서(214a)를 형성함과 동시에 상기 제2 트렌치 영역들(210b)을 채우는 식각저지막 패턴(214b)을 형성한다.
도 6을 참조하면, 상기 하드마스크 패턴(207a), 상기 식각저지막 패턴(214b) 및 상기 트렌치 스페이서(214a)를 식각마스크로 사용하여 상기 제2 트렌치 영역(210b)의 바닥을 식각하여 제2 트렌치 영역(210b)의 바닥에 딥 영역(216)을 형성한다.
도 7을 참조하면, 상기 식각저지막 패턴(214b), 상기 트렌치 스페이서(214a) 및 상기 제2 완충막(212)을 제거한다. 상기 제2 완충막(212)이 제거된 결과물에 열산화 공정을 적용하여 상기 딥 영역(216)을 갖는 제1 트렌치 영역(210a)의 측벽 및 바닥에 제1 트렌치 산화막(218a)를 형성하고, 상기 제2 트렌치 영역(210b)의 측벽 및 바닥에 제2 트렌치 산화막(218b)을 형성한다. 상기 제1 및 제2 트렌치 산화막(218a, 218b)이 형성된 결과물 전면에 상기 제1 트렌치 영역(210a) 및 상기 제2 트렌치 영역(210b)을 채우는 절연막(222)을 형성한다. 상기 절연막(222)은 매립특성이 우수한 HDP CVD산화막 또는 O3-TEOS막으로 형성하는 것이 바람직하다. 상기 절연막(222)을 형성하기 전에, 상기 제1 및 제2 트렌치 산화막(218a, 218b)이 형성된 결과물 전면에 트렌치 라이너막(220)을 콘포말하게 더 형성할 수도 있다. 상기 트렌치 라이너막(220)은 실리콘질화막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 절연막(222)을 화학기계적 연마공정을 사용하여 상기 하드마스크 패턴(207a)이 노출되도록 전면식각하여 상기 하드마스크 패턴(207a) 사이의 상기 제1 트렌치 영역들(210a)의 각각에 제1 소자분리막(224a)을 형성함과 동시에, 상기 제2 트렌치 영역들(210b)의 각각에 제2 소자분리막(224b)을 형성한다. 이어서, 상기 하드마스크 패턴(207a)을 제거하여 제1 및 제2 활성영역(211a, 211b)을 노출시킨다.
상기 제1 소자분리막(224a)은 상기 제1 트렌치 영역(210a)의 측벽 및 바닥에 형성된 제1 트렌치 산화막(218a) 및 상기 제1 트렌치 산화막(218a)으로 둘러싸인 영역을 채우는 제1 절연막 패턴(222a)을 포함한다. 상기 트렌치 라이너막(220)을 형성할 경우, 상기 제1 소자분리막(224a)은 상기 제1 트렌치 산화막(218a)과 상기 제1 절연막 패턴(222a) 사이에 개재된 제1 트렌치 라이너 패턴(220a)을 더 포함할 수 있다.
상기 제2 소자분리막(224b)은 상기 제2 트렌치 영역(210b)의 측벽 및 바닥에 형성된 제2 트렌치 산화막(218b) 및 상기 제2 트렌치 산화막(218b)으로 둘러싸인 영역을 채우는 제2 절연막 패턴(222b)을 포함한다. 상기 제1 소자분리막과 마찬가지로 상기 트렌치 라이너막(220)을 형성할 경우, 상기 제2 소자분리막(224b)은 상기 제2 트렌치 산화막(218b)과 상기 제2 절연막 패턴(222b) 사이에 개재된 제2 트렌치 라이너 패턴(220b)을 더 포함할 수 있다.
도 9 내지 도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9를 참조하면, 상술한 제1 실시예와 마찬가지로, 반도체 기판(200) 상에 제1 완충막(202) 및 화학기계적 연마저지막(204)을 차례로 형성하고, 상기 화학기계적 연마저지막(204) 상에 포토레지스트 패턴(208)을 형성한다. 상기 화학기계적 연마저지막(204)을 형성한 후 상부산화막(206)을 더 형성할 수도 있다.
도 10을 참조하면, 상기 상부산화막(206), 상기 화학기계적 연마저지막(204) 및 상기 제1 완충막(202)을 차례로 패터닝하여 상기 반도체 기판(200) 상에 차례로 적층된 제1 완충막 패턴(202b), 화학기계적 연마저지막 패턴(204b) 및 상부 산화막 패턴(206b)을 형성한다. 적어도 상기 화학기계적 연마저지막 패턴(204b)의 측벽에 측벽 스페이서(309)를 형성한다. 상기 측벽 스페이서(309)는 실리콘산화막으로 형성하는 것이 바람직하다. 상기 제1 완충막 패턴(202b), 상기 화학기계적 연마저지막 패턴(204b), 상기 상부 산화막 패턴(206b) 및 상기 측벽 스페이서(309)는 하드마스크 패턴(207b)을 구성한다. 계속해서, 상기 하드마스크 패턴(207b)을 식각마스크로 사용하여 상기 반도체 기판(200)을 식각하여 상기 고전압 영역(b)에 복수개의 제1 트렌치 영역들(210a)을 형성함과 동시에, 상기 저전압 영역(a)에 복수개의 제2 트렌치 영역들(210b)을 형성한다.
도 11을 참조하면, 상기 제1 트렌치 영역들(210a) 및 상기 제2 트렌치 영역들(210b)이 형성된 결과물 전면에 식각저지막(313)을 형성한다. 상기 식각저지막(313)을 형성하기 전에 상기 제1 트렌치 영역들(210a) 및 상기 제2 트렌치 영역들(210b)이 형성된 결과물 전면에 제2 완충막(312)을 콘포말하게 형성할 수도 있다. 상기 제2 완충막(312)은 실리콘산화막인 것이 바람직하다.
상기 제1 트렌치 영역들(210a)의 폭은 상기 제2 트렌치 영역들(210b)의 폭보다 넓기 때문에 상기 식각저지막(313)은 상기 제1 트렌치 영역들(210a)을 콘포말하게 덮고, 상기 제2 트렌치 영역들(210b)을 채울 수 있다. 상기 식각저지막(313)은 상기 반도체 기판(200) 및 상기 측벽 스페이서(309)와 식각선택비를 갖는 절연막으로써, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다.
도 12를 참조하면, 상기 식각저지막(213)을 에치백하여 상기 제1 트렌치 영역들(210a)의 측벽들에 트렌치 스페이서들(314a)을 형성함과 동시에 상기 제2 트렌치 영역들(210b)을 채우는 식각저지막 패턴들(314b)을 형성한다. 이 때, 상기 측벽스페이서들(309)은 상기 식각저지막(313)을 에치백하는 동안 상기 화학기계적 연마저지막(204)의 측벽이 식각되는 막아준다. 상기 하드마스크 패턴(207a), 상기 트렌치 스페이서들(314a) 및 상기 식각저지막 패턴들(314b)을 식각마스크로 사용하여, 상기 제1 트렌치 영역들(210a)의 바닥을 식각하여 상기 제1 트렌치 영역들(210a)의 각각의 바닥에 딥 영역(216)을 형성한다.
도 13을 참조하면, 상기 식각저지막 패턴(314b) 및 상기 트렌치 스페이서들(314a)를 제거하고, 상기 제2 완충막(312) 및 상기 측벽스페이서들(309)을 제거한다. 상기 측벽스페이서들(309)이 제거된 결과물에 열산화공정을 적용하여 상기 제1 트렌치 영역들(210a)의 측벽 및 바닥에 제1 트렌치 산화막(218a)을 형성함과 동시에, 상기 제2 트렌치 영역들(210b)의 측벽 및 바닥에 제2 트렌치 산화막(218b)을 형성한다. 이어서, 상기 제1 트렌치 산화막(218a) 및 상기 제2 트렌치 산화막(218b)이 형성된 결과물 전면에 상기 제1 트렌치 영역들(210a) 및 상기 제2 트렌치 영역들(210b)을 채우는 절연막(222)을 형성한다. 상기 절연막(222)을 형성하기 전에 상기 제1 트렌치 산화막(218a) 및 상기 제2 트렌치 산화막(218b)이 형성된 결과물 전면에 트렌치 라이너막(320)을 콘포말하게 더 형성할 수도 있다.
이어서 도시하지는 않았지만, 이후 공정은 상술한 제1 실시예와 동일하게 실시하여 상기 고전압 영역(b)에 복수개의 제1 소자분리막들(도 2의 224a)을 형성함과 동시에 상기 저전압 영역(a)에 복수개의 제2 소자분리막들(도 2의 224b)을 형성한다. 상기 제1 트렌치 영역들(210a)이 딥 영역(216)을 가짐에 따라서 상기 제1 소자분리막들(도 2의 224a)의 각각은 상기 제2 소자분리막들(도 2의 224b)보다 두꺼운 영역을 갖는다.
결과적으로, 본 발명에 따르면 반도체 소자의 영역별로 인가되는 전압에 따라 다른 깊이를 갖는 소자분리막을 형성할 수 있다. 다시말해서, 높은 동작전압이 인가되는 영역에 깊은 소자분리막을 형성함과 아울러, 좁은 폭을 갖는 소자분리막이 필요한 영역에 얕은 소자분리막을 형성할 수 있다. 따라서, 고전압 영역에서 높은 인가전압에 견디는 깊은 소자분리막을 형성할 수 있고, 좁은 폭을 갖는 소자분리막을 얕게 형성함으로써 보이드가 형성되는 것을 방지할 수 있다. 본 발명은 두가지 깊이를 갖는 소자분리구조에 한정되지 않는다. 다시말해서 반도체 기판에 다양한 깊이를 갖는 소자분리막들을 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 인가되는 전압에 따라 영역별로 다른 깊이를 갖는 소자분리막을 형성할 수 있기 때문에 고성능 반도체 소자를 구현하는 것이 가능하다. 또한, 사진공정의 추가없이 다양한 깊이를 갖는 소자분리구조를 형성할 수 있기 때문에 공정을 단축시킬 수 있다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 기판 상에 제1 완충막, 화학기계적 연마저지막 및 상부산화막을 차례로 형성하는 단계;
    상기 상부산화막, 상기 화학기계적 연마저지막 및 상기 제1 완충막을 차례로 패터닝하여 상기 반도체 기판 상에 차례로 적층된 제1 완충막 패턴, 화학기계적 연마저지막 패턴 및 상부산화막 패턴을 형성하는 단계;
    적어도 상기 화학기계적 연마저지막 패턴의 측벽을 덮는 측벽 스페이서를 형성하는 단계;
    상기 상부산화막 패턴 및 상기 측벽 스페이서를 식각마스크로 사용하여 상기 반도체 기판을 식각하여 복수개의 제1 및 제2 트렌치 영역들을 형성함과 동시에 상기 제1 및 제2 트렌치 영역들 사이의 활성영역 상에 하드마스크 패턴을 형성하되, 상기 제1 트렌치 영역들은 상기 제2 트렌치 영역들 보다 넓은 폭을 갖도록 형성하는 단계;
    상기 제1 트렌치 영역들 각각의 측벽들에 트렌치 스페이서를 형성함과 동시에 상기 제2 트렌치 영역들 내부를 채우는 식각저지막 패턴을 형성하는 단계;
    상기 하드마스크 패턴, 상기 식각저지막 패턴 및 상기 트렌치 스페이서를 식각마스크로 사용하여 상기 반도체 기판을 식각하여 상기 제1 트렌치 영역들 각각의 바닥에 상기 제2 트렌치 영역들의 깊이보다 깊은 딥 영역을 형성하는 단계;
    상기 트렌치 스페이서, 상기 식각저지막 패턴 및 상기 측벽 스페이서를 제거하는 단계;
    상기 제1 트렌치 영역들 내부를 채우는 제1 절연막 패턴들을 형성함과 동시에, 상기 제2 트렌치 영역들 내부를 채우는 제2 절연막 패턴들을 형성하는 단계;및
    상기 하드마스크 패턴을 제거하여 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제7 항에 있어서,
    상기 트렌치 스페이서 및 상기 식각저지막을 형성하는 단계는,
    상기 제1 및 제2 트렌치 영역들이 형성된 결과물 전면에 상기 제1 트렌치 영역을 콘포말하게 덮고, 제2 트렌치 영역들을 채우는 식각저지막을 형성하는 단계;및
    상기 식각저지막을 에치 백하여 상기 제1 트렌치 영역 바닥의 소정영역을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 식각저지막을 형성하기 전에,
    상기 반도체 기판의 전면에 제2 완충막을 콘포말하게 형성하는 단계를 더 포함하되, 상기 제2 완충막은 상기 식각저지막 패턴 및 상기 트렌치 스페이서를 제거한 후 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제7 항에 있어서,
    상기 제1 및 제2 절연막 패턴들을 형성하는 단계는,
    상기 트렌치 스페이서 및 상기 식각저지막 패턴이 제거된 반도체 기판의 전면에 트렌치 절연막을 형성하는 단계;및
    상기 트렌치 절연막을 화학기계적 연마공정을 사용하여 전면식각하여 상기 하드마스크 패턴을 노출시킴과 동시에 상기 제1 및 제2 트렌치 영역들 내부에 각각 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제14 항에 있어서,
    상기 트렌치 절연막을 형성하기 전에,
    상기 반도체 기판에 열산화 공정을 적용시켜 상기 각각의 제1 트렌치 영역들의 측벽 및 바닥에 제1 트렌치 산화막을 형성함과 동시에 상기 각각의 제2 트렌치 영역들의 측벽 및 바닥에 제2 트렌치 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 제1 및 제2 트렌치 산화막들을 형성한 결과물 전면에 트렌치 라이너막을 콘포말하게 형성하는 단계를 더 포함하되, 상기 트렌치 라이너막은 상기 트렌치 절연막이 전면식각되는 동안 함께 식각되어 상기 제1 절연막 패턴들의 측벽 및 바닥을 둘러싸는 제1 트렌치 라이너 패턴들을 형성함과 동시에, 상기 제2 절연막 패턴들의 측벽 및 바닥을 둘러싸는 제2 트렌치 라이너 패턴들을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR10-2001-0052925A 2001-08-30 2001-08-30 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 KR100428785B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0052925A KR100428785B1 (ko) 2001-08-30 2001-08-30 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0052925A KR100428785B1 (ko) 2001-08-30 2001-08-30 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20030018678A KR20030018678A (ko) 2003-03-06
KR100428785B1 true KR100428785B1 (ko) 2004-04-30

Family

ID=27721637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0052925A KR100428785B1 (ko) 2001-08-30 2001-08-30 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100428785B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100697283B1 (ko) 2005-03-29 2007-03-20 삼성전자주식회사 반도체 장치의 소자분리 구조물 및 그 형성방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245144A (ja) * 1984-05-18 1985-12-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPS61232623A (ja) * 1985-04-09 1986-10-16 Fujitsu Ltd 半導体装置の製造方法
KR940004777A (ko) * 1992-08-24 1994-03-16 김광호 반도체장치의 제조방법
KR19990056729A (ko) * 1997-12-29 1999-07-15 김영환 반도체 장치의 트렌치 분리막 형성 방법
KR20010054164A (ko) * 1999-12-03 2001-07-02 박종섭 듀얼 에스티아이(ｓｔｉ) 웰 형성방법
KR20020074002A (ko) * 2001-03-19 2002-09-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20030001054A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 메모리 디바이스의 소자분리방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245144A (ja) * 1984-05-18 1985-12-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPS61232623A (ja) * 1985-04-09 1986-10-16 Fujitsu Ltd 半導体装置の製造方法
KR940004777A (ko) * 1992-08-24 1994-03-16 김광호 반도체장치의 제조방법
KR19990056729A (ko) * 1997-12-29 1999-07-15 김영환 반도체 장치의 트렌치 분리막 형성 방법
KR20010054164A (ko) * 1999-12-03 2001-07-02 박종섭 듀얼 에스티아이(ｓｔｉ) 웰 형성방법
KR20020074002A (ko) * 2001-03-19 2002-09-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20030001054A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 메모리 디바이스의 소자분리방법

Also Published As

Publication number Publication date
KR20030018678A (ko) 2003-03-06

Similar Documents

Publication Publication Date Title
KR100382728B1 (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100346844B1 (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100389031B1 (ko) 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법
KR100428785B1 (ko) 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법
JP2000031269A (ja) Ｓｏｉ素子及びその素子分離方法
KR100278488B1 (ko) 반도체 장치의 제조방법
JP6362373B2 (ja) 光電変換装置の製造方法
KR19980068057A (ko) 트렌치 소자분리방법
JPH0396249A (ja) 半導体装置の製造方法
KR100265177B1 (ko) 반도체소자분리방법
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR100849079B1 (ko) 반도체소자의 소자분리방법
KR100273244B1 (ko) 반도체소자의분리영역제조방법
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR20030001965A (ko) 반도체 소자의 제조 방법
KR100829370B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR0172760B1 (ko) 반도체 소자의 소자 분리 절연막 제조 방법
KR100364124B1 (ko) 반도체소자의소자분리막제조방법
KR101059810B1 (ko) 반도체 소자의 제조방법
KR100980260B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR20030055997A (ko) 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 장치 및 그형성방법
KR20070069686A (ko) 반도체 장치의 소자 분리 영역 및 그 형성 방법
KR20050119412A (ko) 누설 전류를 방지할 수 있는 얕은 트렌치 소자 분리막 및그 제조방법
KR20000004532A (ko) 반도체소자의 소자분리 산화막 제조방법
KR20050011485A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee