KR100849079B1 - 반도체소자의 소자분리방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리 방법에 관한 것으로, 본 발명에 따른 반도체소자의 소자분리방법은, 반도체기판상에 패드산화막과 패드질화막을 적층한후 그 위에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 일부분을 선택적으로 제거하고 그 측벽에 스페이서를 형성한후 남아 있는 폴리실리콘층을 제거하는 단계; 상기 패드질화막 상에 스페이서주위의 소자분리영역을 한정한후 상기 패드질화막과 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계; 및 상기 트렌치내에 소자분리막을 형성하는 단계를 포함하여 이루어지며, 소자분리폭을 최대한 줄여 집적도를 향상시키고자한 것이다.

Description

반도체소자의 소자분리방법{Method for element isolating of semiconductor device}

도 1 내지 도 9는 본 발명에 따른 반도체소자의 소자분리방법을 설명하기 위한 공정별 단면도.

[도면부호의설명]

11 : 반도체기판 13 : 패드산화막

15 : 패드질화막 17 : 폴리실리콘층

19 : 제1감광막패턴 21 : 스페이서용 산화막

23 : 제2감광막패턴 25 : 트렌치

27 : 소자분리막

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 소자분리폭을 최대한 줄여 집적도를 향상시키고자한 반도체소자의 소자분리 방법에 관한 것이다.

현재 디바이스의 크기가 작아질수록 정의해야 할 임계치수(critical dimension)은 감소하고 있다. 하지만, 기존의 장비를 가지고서는 소자분리 폭을 줄이는데 한계가 있었다.

한편, 종래에는 나노 소자분리를 형성하기 위해 추가적인 고가의 장비, 예를들어 ArF, E-빔 스텝퍼 등을 사용해야만 하므로써 제조단가가 높아지는 문제점이 대두되었다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 기존의 포토장비를 이용한 스페이서 에치백 방법을 이용하여 가능한한 칩 면적을 차지하는 이이솔레이션 폭을 최대한 줄여 집적도를 향상시킬 수 있는 반도체소자의 소자분리방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리방법은, 반도체기판상에 패드산화막과 패드질화막을 적층한후 그 위에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층의 일부분을 선택적으로 제거하고 그 측벽에 스페이서를 형성한후 남아 있는 폴리실리콘층을 제거하는 단계; 상기 패드질화막 상에 스페이서주위의 소자분리영역을 한정한후 상기 패드질화막과 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계; 및 상기 트렌치내에 소자분리막을 형성하는 단계;를 포함하는 것을 특징으로한다.

또한, 스페이서 형성단계는, 폴리실리콘층을 선택적으로 제거한후 전체 구조의 상면에 산화막을 증착한후 이를 에치백공정에 의해 선택적으로 제거하여 폴리실 리콘층 측벽에 스페이서를 형성하는 공정으로 이루어진다.

그리고, 남아 있는 폴리실리콘층은 Cl₂ 또는 HBr의 플라즈마를 이용하여 선택적으로 제거한다.

더욱이, 트렌치 형성전에 남아 있는 스페이서는 BOE 용액을 이용하여 제거하거나 소자분리막을 형성한후 CMP를 이용하여 제거한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 소자분리방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 1 내지 도 9는 본 발명에 따른 반도체소자의 소자분리방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 소자분리방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 패드산화막(13)과 패드질화막(15)을 적층한후 그 위에 폴리실리콘층(17)을 증착한다음 폴리실리콘층(17)의 소자분리를 형성하는 부분에 제1감광막패턴(19)을 형성한다.

그다음, 도 2에 도시된 바와같이, 상기 제1감광막패턴(19)을 마스크로 상기 폴리실리콘층(17)을 선택적으로 식각한후 제1감광막패턴(19)을 제거하고, 이어 상기 폴리실리콘층(17a)측면에 산화막을 형성하기 위하여 전체 구조의 상면에 스페이서용 산화막(21)을 증착한다.

이어서, 도 3에 도시된 바와같이, 소자분리를 형성하는 부분 사이에 산화막 스페이서(21a)가 형성되도록 산화막을 에치백한다.

그다음, 도 4에 도시된 바와같이, 남아 있는 폴리실리콘층(17a)을 Cl₂ 및 HBr를 이용한 플라즈마로 제거한다. 이때, 상기 패드질화막(15) 위에 산화막 스페이서(21a)가 존재하게 되며, 이 산화막 스페이서(21a)는 소자분리를 형성하는 부분 사이에 존재하게 된다.

이어서, 도 5 내지 도 7에 도시된 바와같이, 전체 구조의 상면에 남아 있는 산화막 스페이서(21a)를 포함하여 소자분리가 형성되는 부분을 선택적으로 개구시키는 제2감광막패턴(23)을 형성한후, 이를 마스크로 상기 패드질화막(15)을 선택적으로 제거하고, 그리고나서, 남아 있는 산화막 스페이서(21a)를 제거한다. 이때, 트렌치 형성전에 스페이서용 산화막(21a)을 BOE 용액 등을 이용하여 제거하거나, 후속 공정에서 소자분리막을 형성한후 CMP로 제거할 수 있다.

그다음, 도 8에 도시된 바와같이, 상기 패드질화막(15a)이 선택적으로 개구된 영역에 대해, 얕은 트렌치 이이솔레이션(STI; shallow trench isolation) 공정에 따라 패드산화막(13)과 반도체기판(11)을 식각하여 소자분리용 트렌치(25)을 형성한다. 이때, 상기 패드질화막을 식각하기 위해 사용된 산화막 스페이서에 의한 단차를 최소화하기 위하여, 도 7에서와 같이, 상기 산화막 스페이서를 트렌치 형성 전에 미리 제거하거나, 또는, 소자분리막 형성을 위한 산화막 증착후 CMP 공정을 통해 제거할 수 있다.

이어서, 도 9에 도시된 바와같이, 전체 구조의 상면에 고밀도 플라즈마를 이용한 산화막을 증착한후 CMP공정을 통해 상기 산화막을 평탄화시켜 소자분리막(27)을 완성한다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리방법에 의하면, 종래에서의 나노 소자분리를 형성하기 위한 추가적인 고가의 장비, 예를들어 ArF, E-빔 스텝퍼 등을 추가적으로 사용하지 않고 아이솔레이션의 폭을 감소시켜 제한된 칩면적내에 상당한 집적도의 향상을 가져 올 수 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

1. 반도체기판상에 패드산화막과 패드질화막을 적층한후 그 위에 폴리실리콘층을 형성하는 단계;

   상기 폴리실리콘층의 일부분을 선택적으로 제거하고 그 측벽에 스페이서를 형성한후 남아 있는 폴리실리콘층을 제거하는 단계;

   상기 패드질화막상에 스페이서주위의 소자분리영역을 한정한후 상기 패드질화막과 패드산화막 및 반도체기판을 순차적으로 제거하여 반도체기판내에 트렌치를 형성하는 단계; 및

   상기 트렌치내에 소자분리막을 형성하는 단계;

   를 포함하는 것을 특징으로하는 반도체소자의 소자분리 형성방법.
2. 제1항에 있어서, 상기 스페이서 형성단계는, 먼저 선택적으로 폴리실리콘층을 제거한후 전체 구조의 상면에 산화막을 증착한후 이를 에치백공정에 의해 선택적으로 제거하여 폴리실리콘층측벽에 스페이서를 형성하는 공정으로 이루어지는 것을 특징으로하는 반도체소자의 소자분리 형성방법.
3. 제1항에 있어서, 상기 남아 있는 폴리실리콘층의 제거는 Cl₂ 또는 HBr의 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 소자분리 형성방법.
4. 제1항에 있어서, 상기 스페이서는 상기 트렌치 형성 전에 BOE 용액을 이용하여 제거하거나, 또는, 상기 소자분리막을 형성한후 CMP를 이용하여 제거하는 것을 특징으로하는 반도체소자의 소자분리방법.

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