KR100364125B1 - 반도체소자의소자분리막제조방법 - Google Patents

반도체소자의소자분리막제조방법 Download PDF

Info

Publication number
KR100364125B1
KR100364125B1 KR1019950054966A KR19950054966A KR100364125B1 KR 100364125 B1 KR100364125 B1 KR 100364125B1 KR 1019950054966 A KR1019950054966 A KR 1019950054966A KR 19950054966 A KR19950054966 A KR 19950054966A KR 100364125 B1 KR100364125 B1 KR 100364125B1
Authority
KR
South Korea
Prior art keywords
trench
layer
porous silicon
semiconductor substrate
silicon layer
Prior art date
Application number
KR1019950054966A
Other languages
English (en)
Other versions
KR970053416A (ko
Inventor
차희돈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950054966A priority Critical patent/KR100364125B1/ko
Publication of KR970053416A publication Critical patent/KR970053416A/ko
Application granted granted Critical
Publication of KR100364125B1 publication Critical patent/KR100364125B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 본 발명은 반도체기판의 상부에 소자분리영역을 노출하는 패드산화막패턴과,질화막패턴을 형성하고, 반도체기판을 일정깊이 식각하여 트렌치를 형성하고, 상기 트렌치가 형성된 부위의 반도체기판의 표면에 산화막을 형성하고, 상기 트렌치에 요부가 형성되는 다공성 실리콘층을 형성하고, 상기 다공성실리콘층 식각하여 상기 트렌치의 측벽에만 다공성실리콘 스페이서를 형성하고, 상기 다공성실리콘 스페이서를 산화하여 상기 트렌치에 매립되는 소자분리막을 형성하고,상기 질화막패턴과 소자분리막을 패드산화막 패턴이 노출될 때까지 식각함으로써 트렌치의 크기가 명확하게 제한되어 패킹밀도를 증가한다.

Description

반도체소자의 소자분리막 제조방법
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 트렌치 구조를 이용한 소자분리방법에서 반도체기판에 트렌치를 형성하고, 상기 트렌치에 다공성실리콘을 형성하고, 상기 다공성실리콘을 산화하여 트렌치를 메우는 산화막을 형성함으로써, 패킹밀도(packing density)를 증가할 수 있으며, 소자의 수율을 향상 할 수 있는 반도체소자의 소자분리막 제조방법에 관한 것이다.
일반적으로, 반도체소자는 트랜지스터나 캐패시터 등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작을 서로 방해하지 않도록 활성영역들을 분리하는 소자분리영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리영역의 제조방법으로는 질화막패턴을 마스크로 하여 실리콘 반도체기판을 열산화시키는 통상의 로코스 방법이나, 반도체기판 상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 또는 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench)분리 등의 방법이 사용되고 있다.
종래의 트렌치 구조를 이용한 소자분리막 제조방법은 반도체기판에 트렌치를 형성하고, 전체구조의 표면에 화학기상증착법으로 산화막을 형성하되, 상기 트렌치를 메립하도록 충분히 증착하고, 평탄화하여 소자분리막을 형성한다.
또는, 반도체기판에 트렌치를 형성하고, 상기 트렌치에 폴리실리콘을 형성하고, 상기 폴리실리콘을 열산화하여 소자분리막을 형성한다.
또는 반도체기판에 트렌치를 형성하고, 상기 트렌치 부위의 반도체기판을 열산화하여 소자분리막을 형성한다.
그러나, 종래의 트렌치 구조를 이용한 반도체소자의 소자분리막 제조방법에 있어서, 상기 화학기상증착법으로 산화막을 형성하는 방법은 전체구조를 평탄화하기 위하여 CMP (chemical mechanical polishing) 공정이 필요하여 공정이 번거로운 문제점이 있다.
또, 상기 트렌치에 폴리실리콘을 형성하고, 상기 폴리실리콘을 열산화하는방법은 형성된 소자분리막의 너비가 커지는 문제점이 있으며, 트렌치 부위의 반도체기판을 열산화하여 소자분리막을 형성하는 방법은 트렌치의 크기가 식각단계의 공정능력보다 커지는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 트렌치 구조를 이용한 소자분리방법에서 반도체기판에 트렌치를 형성하고, 상기 트렌치에 다공성실리콘을 형성하고, 상기 다공성실리콘을 산화하여 트렌치를 메우는 산화막을 형성함으로써, 패킹밀도(packing density)를 증가할 수 있으며, 소자의 수율을 향상할 수 있는 반도체소자의 소자분리막 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 소자분리막 세조방법은,
반도체기판의 상부에 소자분리영역을 노출시키는 절연막패턴을 형성하는 단계와,
상기 절연막패턴을 식각마스크로 상기 반도체기판을 일정 깊이 식각하여 트렌치를 형성하는 단계와,
상기 트렌치의 표면을 소정 두께 산화시켜 산화막을 형성하는 단계와,
전체표면 상부에 다공성실리콘층을 형성하되, 상기 다공성 실리콘층은 상기 트렌치 상부에 요부가 형성되도록 형성하는 단계와,
상기 다공성실리콘층을 이방성식각하여 상기 트렌치의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서를 산화하여 상기 트렌치를 매립시키는 소자분리막을 형성하는단계와,
상기 절연막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1A도 내지 제1E도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도이다.
제1A도를 참조하면, 반도체기판(1)을 열산화하여 패드산화막(도시안됨)을 형성하고, 상기 패드산화막 상부에 질화막(도시안됨)을 형성한다.
그 다음, 상기 구조의 전 표면에 감광막을 도포한 후 소자분리용 노광마스크를 이용하여 소자분리영역을 노출시키는 감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막, 패드산화막을 차례로 식각하여 질화막패턴(3) 및 패드산화막패턴(2)을 형성하고, 계속하여 반도체기판(1)을 일정 깊이 식각하여 트렌치(4)를 형성한다.
다음, 상기 트렌치(4)의 표면을 열산화하여 상기 패드산화막패턴(2)과 같은 두께의 산화막(5)을 형성한다.
제 1B 도를 참조하면, 상기 구조의 선 표면에 다공성실리콘층 (porous silicon , 6 )을 형성하되,상기 다공성실리콘층(6)은 상기 트렌치(4)의 상부에 요부가 형성되도록 형성한다.
이때, 상기 트렌치(4)에 다공성실리콘층(6)을 완전히 채우지 않는 것은 후속 산화 공정 시 상기 다공성실리콘층(6)의 부피가 팽창하기 때문이다.
제 1C 도를 참조하면, 마스크를 사용하지 않고 상기 다공성실리콘층(6)을 이방성식각하여 상기 트렌치(4)의 측벽에 스페이서(8)를 형성한다.
제 1D도를 참조하면,상기 스페이서(8)를 산화하여 상기 트렌치(4)에 매립되는 필드산화막(7)을 형성한다.
이때, 상기 스페이서(8)는 산화공정에 대한 선택비가 높아서 활성영역을 침범하지 않는다.
제 1E 도는 상기 질화막패턴(3)과 필드산화막(7)을 패드산화막패턴(2)이 노출될 때까지 식각하여 소자분리공정을 완료한다.
상술한 바와 같이 본 발명의 반도체 소자의 소자분리막 제조방법은 반도체기판에 트렌치를 형성하고,상기 트렌치에 다공성실리콘을 형성하고,상기 다공성실리콘을 산화하여 트렌치를 메우는 산화막을 형성함으로써, 트렌치의 크기가 명확하게 제한되어 패킹밀도(packing density)를 증가할 수 있는 이점이 있으며,종래의 방법에서 문제가 되었던 평탄화를 쉽게 구현할 수 있는 이점이 있다.
또,결함을 방지하여 소자의 수율을 향상하는 이점이 있다.
제 1A도 내지 제 1E도는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조 공정도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체기판 2 : 패드산화막패턴
3 : 질화막패턴 4 : 트렌치
5 : 산화막 6 : 다공성실리콘층
7 : 소자분리막 8 : 스페이서

Claims (1)

  1. 반도체기판의 상부에 소자분리영역을 노출시키는 절연막패턴을 형성하는 단계와,
    상기 절연막패턴을 식각마스크로 상기 반도체기판을 일정 깊이 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치의 표면을 소정 두께 산화시켜 산화막을 형성하는 단계와,
    전체표면 상부에 다공성 실리콘층을 형성하되, 상기 다공성실리콘층은 상기 트렌치 상부에 요부가 형성되도록 형성하는 단계와,
    상기 다공성실리콘층을 이방성식각하여 상기 트렌치의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 산화하여 상기 트렌치를 매립시키는 소자분리막을 형성하는 단계와,
    상기 절연막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
KR1019950054966A 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법 KR100364125B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Publications (2)

Publication Number Publication Date
KR970053416A KR970053416A (ko) 1997-07-31
KR100364125B1 true KR100364125B1 (ko) 2003-02-05

Family

ID=37490833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950054966A KR100364125B1 (ko) 1995-12-22 1995-12-22 반도체소자의소자분리막제조방법

Country Status (1)

Country Link
KR (1) KR100364125B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020051351A (ko) * 2000-12-22 2002-06-29 박종섭 반도체장치의 소자격리방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57202756A (en) * 1982-04-12 1982-12-11 Toshiba Corp Manufacture of semiconductor device
JPH01217941A (ja) * 1988-02-26 1989-08-31 Fujitsu Ltd 半導体装置の製造方法
JPH02266545A (ja) * 1989-04-07 1990-10-31 Olympus Optical Co Ltd 半導体集積回路装置及びその製造方法
JPH0376141A (ja) * 1989-08-18 1991-04-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03101250A (ja) * 1989-09-14 1991-04-26 Matsushita Electron Corp 半導体装置の製造方法
KR930011163A (ko) * 1991-11-25 1993-06-23 김광호 반도체 소자 분리 방법
KR950000105A (ko) * 1993-06-21 1995-01-03 박영근 비누케이스

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57202756A (en) * 1982-04-12 1982-12-11 Toshiba Corp Manufacture of semiconductor device
JPH01217941A (ja) * 1988-02-26 1989-08-31 Fujitsu Ltd 半導体装置の製造方法
JPH02266545A (ja) * 1989-04-07 1990-10-31 Olympus Optical Co Ltd 半導体集積回路装置及びその製造方法
JPH0376141A (ja) * 1989-08-18 1991-04-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03101250A (ja) * 1989-09-14 1991-04-26 Matsushita Electron Corp 半導体装置の製造方法
KR930011163A (ko) * 1991-11-25 1993-06-23 김광호 반도체 소자 분리 방법
KR950000105A (ko) * 1993-06-21 1995-01-03 박영근 비누케이스

Also Published As

Publication number Publication date
KR970053416A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR100297734B1 (ko) 반도체 집적회로의 트렌치 소자분리 방법
US5677232A (en) Methods of fabricating combined field oxide/trench isolation regions
KR100739656B1 (ko) 반도체 장치의 제조 방법
JPH09191047A (ja) 半導体素子の素子分離膜及びその形成方法
KR100230816B1 (ko) 반도체 소자 격리방법
KR100230815B1 (ko) 반도체 메모리 소자 격리 방법
KR100364125B1 (ko) 반도체소자의소자분리막제조방법
US6265285B1 (en) Method of forming a self-aligned trench isolation
KR100252897B1 (ko) 반도체 소자의 소자 격리층 형성 방법
KR20000044885A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100338948B1 (ko) 반도체 장치의 분리구조 형성방법
KR0161722B1 (ko) 반도체소자의 소자분리 방법
KR0142984B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100849079B1 (ko) 반도체소자의 소자분리방법
KR100236074B1 (ko) 격리막 및 그 형성 방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100195227B1 (ko) 반도체장치의 소자분리방법
KR100876785B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100338938B1 (ko) 반도체 장치의 분리구조 제조방법
KR100190036B1 (ko) 반도체 소자의 분리 방법
KR100520177B1 (ko) 반도체소자의 소자분리막 형성방법
KR20000014372A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR19990030594A (ko) 반도체 소자의 소자분리막 제조방법
KR20020054666A (ko) 반도체소자의 소자분리막 형성방법
KR20020054664A (ko) 반도체소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051021

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee