KR0161722B1 - 반도체소자의 소자분리 방법 - Google Patents

반도체소자의 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 제1질화막패턴을 마스크로 반도체기판에서 소자분리영역으로 예정되어 있는 부분을 소정 깊이로 식각하여 트랜치를 형성하고, 상기 트랜치의 측벽에 제1산화막으로 스페이서를 형성하며, 상기 구조의 전표면에 제2질화막을 도포하여 상기 산화막 스페이서의 표면을 덮고, 상기 트랜치 내부를 다결정실리콘층으로 메운 후, 그 상측에 필드 산화막을 형성하여 소자분리하였으므로, 기판 스트레스의 원인이 되는 버즈빅이 형성되지 않아 소자의 고집적화에 유리하고 소자 동작의 신뢰성이 증가되며, 필드 산화막의 부피와 크기 및 모양의 조절이 가능하며 공정이 간단하여 공정수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리방법
제1a도 내지 제1e도는 본 발명에 따른 반도체소자의 소자분리 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드산화막
3 : 제1질화막 4 : 트랜치
5 : 제1산화막 6 : 산화막 스페이서
7 : 제2질화막 8 : 다결정실리콘층
9 : 제2산화막
본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 특히 반도체기판의 소자분리 영역에 트랜치를 형성하고, 상기 트랜치의 측벽에 산화막 스페이서를 형성하고, 전표면에 질화막을 도포하며, 상기 트랜치 내측의 질화막상에 다결정실리콘층을 형성한 후, 그 상측을 산화막으로 메워 소자분리영역의 미세화가 가능하고, 표면의 토폴로지를 조절할 수 있어 기판 스트레스를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
상기 LOCOS 필드 산화막의 제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘으로 된 반도체기판의 표면을 열산화시켜 패드 산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자 분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로하여 반도체 기판을 소정 두께 열산화시켜 필드 산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 버즈 빅이라는 경사면이 형성된다.
상기의 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자결함이 발생되므로 누설전류가 증가되어 소자 동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.
따라서, 작은 면적으로 소자를 분리할 수 있는 트랜치에 의한 소자분리 방법이 사용되기도 한다.
그러나 상기와 같은 트랜치 소자분리는 전면 이방성 식각 공정시 노출된 반도체기판의 표면이 손상되어 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
또한 과식각되는 경우 활성영역과 소자분리영역의 경계 부분에 딴차가 발생되어 그 상측으로 게이트 산화막이 지나가면 전계 집중에 의해 소자의 신뢰성이 떨어지고, 미세한 폭을 갖는 트랜치의 경우 후속 적층막들의 단차피복성이 악화되어 트랜치의 내부에 보이드가 형성되는 등의 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 질화막 패턴을 마스크로 트랜치를 형성하고, 상기 트랜치의 측벽에 산화막 스페이서를 형성한 후, 질화막을 전표면에 도포하고 트랜치의 내부를 다결정실리콘층으로 메운 다음 그 상측에 필드 산화막을 형성하여 버즈빅에 의한 기판 스트레스를 방지하고, 필드 산화막의 모양과 두께등을 조절하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 잇다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리 방법의 특징은,
반도체기판상에 패드산화막을 형성하는 공정과,
상기 패드산화막상에 제1질화막을 형성하는 공정과,
상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제1질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 제1질화막 및 패드산화막 패턴을 형성하는 공정과,
상기 노출되어 있는 반도체기판을 예정된 깊이로 제거하여 트랜치를 형성하는 공정과,
전체표면상부에 제1산화막을 형성하고 이를 전면 이방성식각하여 상기 트랜치의 측벽에 산화막 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제2질화막을 도포하는 공정과,
상기 트랜치 내측의 질화막상에 다결정실리콘층을 형성하는 공정과,
상기 트랜치 상측을 제2산화막으로 매립하는 공정을 구비하는 것이다.
이하, 본 발명에 따른 반도체소자의 소자분리 방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제1a도 내지 제1e도는 본 발명에 따른 반도체소자의 소자분리 공정도이다.
먼저, 실리콘으로 된 반도체 기판(1)에서 약 300~900Å 정도 두께의 패드 산화막(2)을 형성하고, 상기 패드산화막(2)상에 2000~5000Å 정도 두께의 제1질화막(3)을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성한다.(제1a도 참조)
그다음 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측의 제1질화막(3)과 패드산화막(2)을 순차적으로 제거하여 반도체기판(1)을 노출시키는 제1질화막(3) 및 패드산화막(2) 패턴을 형성하고, 상기 제1질화막(3) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 깊이, 예를 들어 1000~20000Å 만큼 제거하여 트랜치(4)를 형성한다.
그후, 상기 구조의 전표면에 상기 트랜치(4)를 메우지 않는 정도의 예정된 두께, 예를 들어 500~1000Å 정도 두께의 제1산화막(5)을 도포한다. 이때 상기 제1산화막(5)은 테오스(tetra ethyl ortho silicate glass; 이하 TEOS라 칭함) 산화막으로서 CVD 방법으로 형성한다.(제1b도 참조)
그다음 상기 제1산화막(5)을 전면 이방성식각하여 상기 트랜치(4)의 측벽에 산화막 스페이서(6)를 형성한다.(제1c도 참조)
그후, 상기 구조의 전표면에 예정된 두께, 예를 들어 200~700Å 정도 두께의 제2질화막(7)을 형성하고, 상기 트랜치(4) 내측의 제2질화막(7) 상에 다결정실리콘층(8)을 형성하여 상기 트랜치(4)를 메운다. 상기 다결정실리콘층(8)은 후에 형성되는 필드 산화막에는 영향을 주지 않고, 필드산화막 형성후 토폴로지의 단차를 크게 할 경우 열산화시키는 층이다.(제1d도 참조)
그다음 상기 다결정실리콘층(8) 상에 필드 산화막이 되는 제2산화막(9)을 TEOS로 형성하되, 상기 패드산화막(2)과 제1질화막(3)의 두께와 대응되는 2000~6000Å 정도의 두께로 형성하여 소자분리 공정을 완료한다. 여기서 상기 필드 산화막의 포면을 씨.엠.피(chemical mechanical polishing; 이하 CMP라 칭함) 방법등으로 평탄화할 수도 있다.(제1e도 참조)
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리 방법은 제1질화막패턴을 마스크로 반도체기판에서 소자분리영역으로 예정되어 있는 부분을 소정 깊이로 식각하여 트랜치를 형성하고, 상기 트랜치의 측벽에 산화막 스페이서를 형성하며, 상기 구조의 전표면에 제2질화막을 도포하여 상기 산화막 스페이서의 표면을 덮고, 트랜치를 다결정실리콘층으로 메운 후, 그 상측에 필드 산화막을 형성하여 소자분리하였으므로, 기판 스트레스의 원인이 되는 버즈빅이 형성되지 않아 소자의 고집적화에 유리하고 소자 동작의 신뢰성이 증가되며, 필드 산화막의 부피와 크기 및 모양의 조절이 가능하며 공정이 간단하여 공정수율을 향상시킬 수 있는 이점이 있다.

Claims (9)

  1. 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 제1질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제1질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 제1질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 노출되어 있는 반도체기판을 예정된 깊이로 제거하여 트랜치를 형성하는 공정과, 전체표면상부에 제1산화막을 형성하고 이를 전면 이방성식각하여 상기 트랜치의 측벽에 산화막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 제2질화막을 도포하는 공정과, 상기 트랜치 내측의 질화막상에 다결정실리콘층을 형성하는 공정과, 상기 트랜츠 상측을 제2산화막으로 메우는 공정을 구비하는 반도체소자의 소자분리 방법.
  2. 제1항에 있어서, 상기 트랜치를 1000~2000Å 의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  3. 제1항에 있어서, 상기 패드산화막을 300~900Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  4. 제1항에 있어서, 상기 제1질화막은 CVD 방법을 이용하여 2000~5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  5. 제1항에 있어서, 상기 다결정실리콘층을 열산화시켜 소자분리 산화막의 두께를 증가시키는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  6. 제1항에 있어서, 상기 제2질화막은 CVD 방법을 이용하여 200~700Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  7. 제1항에 있어서, 상기 제2산화막은 2000~6000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  8. 제1항에 있어서, 상기 제1산화막과 제2산화막은 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  9. 제1항에 있어서, 상기 제2산화막의 표면을 CMP 방법으로 평탄화하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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