KR20010004277A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 상기 반도체 기판을 소정 깊이로 식각하여 1차 트렌치를 형성하는 단계와, 상기 1차 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 반도체 기판을 소정 깊이로 식각하여 2차 트렌치를 형성하는 단계와, 상기 2차 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 상기 반도체 기판이 노출되도록 상기 절연막, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계로 이루어진다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치형 소자 분리막을 형성하기 위해 1차 식각으로 소정 깊이의 1차 트렌치를 형성하고 트렌치 측벽에 스페이서를 형성한 후 2차 식각으로 2차 트렌치를 형성하여 후속 갭필 절연막의 증착시 기울어지게 형성하므로써 단위 소자간을 확실히 절연할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
종래의 트렌치형 소자 분리막의 형성 방법 및 그에 따른 문제점을 세가지 실시 예를 들어 설명하면 다음과 같다.
도 1(a) 내지 도 1(c)는 종래의 트렌치형 소자 분리막 형성 방법의 제 1 실시 예를 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 패드 질화막(13) 상부에 감광막 패턴(14)을 형성한다. 감광막 패턴(14)을 마스크로 패드 질화막(13), 패드 산화막(12)을 식각하고, 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다. 이때, 패드 질화막(13) 및 패드 산화막(12)을 식각한 감광막 패턴(14)을 제거한 후 패드 질화막 (13) 및 패드 산화막(12)을 마스크로 반도체 기판(11)을 식각할 수 있다.
도 1(b)를 참조하면, 감광막 패턴(14)을 제거한 후 산화 공정을 실시하여 트렌치(15) 내부를 산화막으로 매립한다. 전면 식각 또는 연마 공정을 실시하여 성장된 산화막, 패드 질화막(13) 및 패드 산화막(12)을 제거하여 반도체 기판(11)을 노출시켜 소자 분리막(16)을 형성한다. 그런데, 연마 공정중에 도시된 바와 같이 연마량의 차이에 의해 불균일한 형태로 소자 분리막이 형성된다. 따라서, 불균일한 형태로 형성된 소자 분리막에 의해 기생 캐패시턴스가 발생되고, 이에 의해 소자의 특성을 저하시키게 된다.
도 2(a) 내지 도 2(c)는 종래의 트렌치형 소자 분리막 형성 방법의 제 2 실시 예를 설명하기 위한 소자의 단면도로서, 제 1 실시 예와 다른 점은 트렌치가 경사를 갖도록 형성된다는 것이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 패드 산화막(22) 및 패드 질화막(23)을 순차적으로 형성한다. 패드 질화막(23) 상부에 감광막 패턴(24)을 형성한다. 감광막 패턴(24)을 마스크로 패드 질화막(23), 패드 산화막(22)을 식각하고, 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(25)를 형성한다. 이러한 식각 공정에서 제 1 실시 예와 다른점은 식각에 사용되는 비등방성 식각 특성을 가지는 CF4가스와 등방성 식각 특성을 가지는 Cl 가스를 적절히 조합하면, 소정의 기울기를 갖는 트렌치를 형성할 수 있다. 이때, 트렌치의 기울기(θ)는 약 2∼10°정도를 갖도록 한다. 마찬가지로, 패드 질화막(23) 및 패드 산화막(22)을 식각한 감광막 패턴(24)을 제거한 후 패드 질화막(23) 및 패드 산화막(22)을 마스크로 반도체 기판(21)을 식각할 수 있다.
도 2(b)를 참조하면, 감광막 패턴(24)을 제거한 후 산화 공정을 실시하여 트렌치(25) 내부를 산화막으로 매립한다. 전면 식각 또는 연마 공정을 실시하여 성장된 산화막, 패드 질화막(23) 및 패드 산화막(22)을 제거하여 반도체 기판(21)을 노출시켜 소자 분리막(26)을 형성한다. 이때도 마찬가지로 연마 공정중에 도시된 바와 같이 연마량의 차이에 의해 불균일한 형태로 소자 분리막이 형성된다. 따라서, 불균일한 형태로 형성된 소자 분리막에 의해 기생 캐패시턴스가 발생되고, 이에 의해 소자의 특성을 저하시키게 된다.
도 2(c)는 게이트 산화막(27)을 성장시킨 상태의 단면도이다. 게이트 산화막을 성장시킬 때 산화막의 잔류물이 소자 분리막(26)의 모서리 부분에 응집되어(A) 결함이 발생하게 된다. 이 결함에 의해 일렉트릭 필드(electric field)가 집중되어 항복(breakdown) 현상을 유발시키게 된다.
도 3(a) 내지 도 3(c)는 종래의 트렌치형 소자 분리막 형성 방법의 제 3 실시 예를 설명하기 위해 도시한 소자의 단면도로서, 트렌치에 산화막을 갭필하여 소자 분리막을 형성하는 방법을 설명하기 위한 것이다.
도 3(a)를 참조하면, 반도체 기판(31) 상부에 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한다. 패드 질화막(33) 상부에 감광막 패턴(34)을 형성한 후 이를 마스크로 패드 질화막(33), 패드 산화막(32)을 식각하고, 반도체 기판(31)을 소정 깊이로 식각하여 트렌치(35)를 형성한다.
도 3(b)를 참조하면, 감광막 패턴(34)을 제거한 후 트렌치(35)가 매립되도록 전체 구조 상부에 산화막(36)을 형성한다. 그런데, 트렌치(35) 내부에 형성되는 산화막(36)에 보이드(37)가 발생되게 된다.
따라서, 이러한 보이드(37)가 발생된 산화막을 전면 식각 또는 연마하여 소자 분리막(38)을 형성하면, 도 3(c)에 도시된 바와 같이 보이드가 형성된 부분이 오목한 형태의 소자 분리막(38)이 형성된다.
이러한 문제를 해결하기 위해서는 갭필 특성이 우수한 산화막 및 표면 이동 특성이 우수한 공정 방법을 채택할 수 밖에 없다. 따라서, 우수한 갭필 특성을 확보하기 위해 증착 방법, HDP 또는 O3-USG를 적용하는데, 이 경우 생산성 저하가 가장 큰 문제점으로 대두된다.
상기와 같은 공정으로 형성되는 트렌치형 소자 분리막에서 발생하는 다른 문제점으로는 패드 산화막과 패드 질화막 부근에 응력이 집중되어 결함이 집중적으로 발생하게 된다. 따라서, 이에 대한 스트레스를 분산시킬 수 있는 인위적인 결함점 (defect point)이 요구되고 있다. 그런데, 이러한 인위적인 결함점 또한 전기적으로 형성되는 접합부 등의 경계점에서 충분히 이격되어야 할 필요가 있다.
따라서, 본 발명은 상기한 문제점을 해결할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 상기 반도체 기판을 소정 깊이로 식각하여 1차 트렌치를 형성하는 단계와, 상기 1차 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 반도체 기판을 소정 깊이로 식각하여 2차 트렌치를 형성하는 단계와, 상기 2차 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 상기 반도체 기판이 노출되도록 상기 절연막, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 트렌치형 소자 분리막 형성 방법의 제 1 실시 예를 설명하기 위한 소자의 단면도.
도 2(a) 내지 도 2(c)는 종래의 트렌치형 소자 분리막 형성 방법의 제 2 실시 예를 설명하기 위한 소자의 단면도.
도 3(a) 내지 도 3(c)는 종래의 트렌치형 소자 분리막 형성 방법의 제 3 실시 예를 설명하기 위한 소자의 단면도.
도 4(a) 내지 도 4(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11, 21, 31 및 41 : 반도체 기판 12, 22, 32 및 42 : 패드 산화막
13, 23, 33 및 43 : 패드 질화막 14, 24, 34 및 44 : 감광막 패턴
15, 25 및 35 : 트렌치 16, 26, 38 및 50 : 소자 분리막
27 : 게이트 산화막 36 : 산화막
37 : 보이드 45 : 1차 트렌치
46 : 스페이서 47 : 2차 트렌치
48 : 열산화막 49 : 절연막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4(a) 내지 도 4(e)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)를 참조하면, 반도체 기판(41) 상부에 패드 산화막(42) 및 패드 질화막(43)을 순차적으로 형성하고, 그 상부에 감광막 패턴(44)을 형성한다. 감광막 패턴(44)을 마스크로 패드 질화막(43), 패드 산화막(42)을 식각한 후 연속적으로 반도체 기판(41)을 소정 깊이로 식각하여 1차 트렌치(45)를 형성한다. 여기서, 1차 트렌치(45)는 약 800∼1800Å의 깊이로 형성한다. 또한, 패드 산화막(42)은 20∼150Å의 두께로, 패드 질화막(43)은 800∼2000Å의 두께로 형성한다.
도 4(b)를 참조하면, 감광막 패턴(44)을 제거한 후 1차 트렌치(45) 내부 측벽에 스페이서(46)를 형성한다. 1차 트렌치(45) 내부 측벽에 형성된 스페이서(46)를 마스크로 반도체 기판(41)을 소정 깊이로 식각하여 2차 트렌치(47)를 형성한다. 스페이서(47)는 100∼500Å의 두께로, SiH4또는 SiH2Cl2를 기초로 하여 N2O 또는 O2와의 반응으로 형성되는 실리콘 산화막이다. 실리콘 산화막 이외에 HDP 산화막, O3산화막 또는 TEOS 산화막을 사용할 수 있다. 또한, 스페이서(46)는 산화막 뿐만 아니라 산화막 및 실리콘 또는 폴리실리콘의 적층 구조를 갖도록 형성할 수 있다. 한편, 2차 트렌치(47)의 깊이는 1차 및 2차 트렌치에 의해 형성되는 전체 트렌치의 깊이가 2000∼4000Å이 되도록 1차 트렌치의 깊이에 따라 결정한다.
도 4(c)는 트렌치의 저부에 열산화막(48)이 형성된 상태를 도시한 단면도로서, 트렌치 구조가 소정의 기울기(θ)를 갖도록 형성된 것을 나타낸다.
도 4(d)는 감광막 패턴(44)을 제거한 후 트렌치가 매립되도록 전체 구조 상부에 산화막등과 같은 절연막(49)을 형성한 상태의 단면도이다.
도 4(e)는 전면 식각 또는 연마 공정을 실시하여 절연막(49), 패드 질화막 (43) 및 패드 산화막(42)을 제거하여 소자 분리막(50)을 형성한 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면, 소정의 기울기를 갖는 트렌치형 소자 분리막을 형성하고 동시에 스페이서가 형성되었던 종단의 지역에 국부적인 스트레스 및 결함 응집을 위한 인위적인 중심점을 형성하게 된다. 이에 의해 얕은 접합을 도입하므로 문제로 대두되는 트렌치형 소자 분리막의 상부에 존재하는 결함을 제거할 수 있다. 따라서, 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
    상기 패드 질화막, 패드 산화막 및 상기 반도체 기판을 소정 깊이로 식각하여 1차 트렌치를 형성하는 단계와,
    상기 1차 트렌치 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 마스크로 상기 반도체 기판을 소정 깊이로 식각하여 2차 트렌치를 형성하는 단계와,
    상기 2차 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 상기 반도체 기판이 노출되도록 상기 절연막, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 1차 트렌치는 800 내지 1800Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 스페이서는 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 스페이서는 실리콘 산화막, HDP 산화막, O3산화막 및 TEOS 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서, 상기 실리콘 산화막은 SiH4또는 SiH2Cl2를 기초로 하여 N2O 또는 O2와의 반응으로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서, 상기 스페이서는 산화막과 실리콘 또는 산화막과 폴리실리콘의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서, 상기 제 2 트렌치는 2200 내지 3200Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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