KR100265606B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 에스.오.아이.(Silicon-On-Insulator, 이하 SOI 라 함) 형 기판에 트렌치를 이용한 소자분리막 형성시, 상기 기판 상부에 패드 산화막과 질화막을 형성하고, 트렌치를 형성한 다음, 상기 질화막을 등방성식각으로 상기 트렌치의 폭보다 더 넓게 형성하여 상기 트렌치를 매립하는 절연물의 매립공간을 더 많이 확보함으로써 후속 세정공정시 상기 절연물이 손실되어 상기 절연물의 양끝부분이 상기 기판의 활성영역보다 낮게 형성되는 것을 방지하여 그 부분에서 누설전류가 발생하는 것을 억제하고 그에 따른 소자의 특성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 제조방법

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로서, 특히 SOI 형 기판에 패드 산화막과 질화막을 순차적으로 형성하고, 소자분리 영역으로 예정되는 부분의 질화막과 패드 산화막을 제거하여 트렌치를 형성한 다음, 상기 질화막의 일정두께를 등방성식각하여 상기 트렌치의 폭보다 넓게 형성함으로써 소자분리막 형성후 반도체기판의 활성영역보다 낮게 형성되는 것을 방지하여 소자의 특성 및 신뢰성을 향상시키는 것이다.

일반적으로 SOI 형 기판을 제조하는 방법은 여러가지 형태가 있으나, 그 중의 하나로 접합에 의한 방법이 있다.

상기 접합에 의한 방법은 두 장의 웨이퍼를 접합한 후, 후면 연마와 식각을 통해 수 ㎛ 까지 씨닝공정을 진행한 뒤, 최종적으로 화학기계적 연마를 통해 소자 형성을 위한 얇은 실리콘층을 얻는 방법이다(상기 두 장의 웨이퍼 중, 수에 소자를 형성시킬 실리콘층을 제공하는 씨드 웨이퍼(seed wafer)와 이얇은 실리콘층을 지지해주는 지지 웨이퍼(supporting wafer)라고 칭한다). 여기서, 상기와 같은 화학기계적 연마는 주로 LOCOS(LOCal Oxidation of Silicon) 방법에서 소자분리용으로 사용하는 필드 옥사이드를 연마정치층으로 사용하는 방법이 주종을 이루고 있다. 그러나 이러한 방법은 셀(cell)과 페리(periphery)에서의 필드 옥사이드의 두께 차이로 인해 화학기계적 연마 후, 실리콘 활성층의 불균일성을 야기하게 되고 이로 인해 후속 노광 공정에서 초점의 기준을 설정할 수 없게 되어 소자의 형성이 불가능하게 된다.

상기와 같은 문제점을 해결하기 위하여 트렌치에 의한 소자분리막 제조방법이 초고집적소자에서 많이 사용되고 있다.

도 1a 및 도 1b 는 종래기술의 실시예에 따른 반도체소자의 소자분리 제조방법을 도시한 단면도이다.

먼저, 씨드 웨이퍼(101c), 매장 산화막(101b), 지지 웨이퍼(101a)의 적층구조로 형성된 SOI 형 기판 상부에 제1절연막(103)인 패드산화막을 형성한다. 여기서, 상기 패드산화막은 열산화막이다.

그리고, 상기 제1절연막 상부에 제2절연막(105)인 질화막을 증착한 후, 감광막 패턴(도시안됨)을 형성한다.

그 후, 상기 감광막 패턴을 사용하여 상기 제1절연막(103)과 제2절연막(105)을 식각함으로써 소정 깊이의 트렌치(도시안됨)을 형성한다.

그리고, 상기 구조의 전 표면에 상기 트렌치를 완전히 매립하는 제3절연막(107)을 화학기상증착방법(Chemical vapor deposition, 이하 CVD 라 함)으로 형성한다. (도 1a)

그리고, 상기 제3절연막(107)을 화학기계적 연마(Chemical mechanical polishing, 이하 CMP 라 함)방법으로 연마하여 상기 트렌치를 메운 부분만이 남도록 한다.

그 다음, 상기 제2절연막(105)과 제1절연막(103)을 제거한다. 이때, 상기 트렌치 모서리 부근의 절연물은 ⓐ 부분과 같이 상기 기판의 활성영역 보다 낮게 형성된다. (도 1b)

상기와 같은 종래기술에 따른 반도체소자의 소자분리막 제조방법은, 반도체기판에 트렌치를 형성하고, 상기 트렌치를 매립하는 소자분리막을 형성하는데, 상기 소자분리막 패턴 형성후 세척공정시, 소자분리막의 모서리 부근이 활성영역 보다 낮게 형성되어서 게이트 산화막의 씨닝(thinning) 현상이 발생하고, 활성영역의 모서리 부근에 전기장이 집중되어 문턱전압 보다 낮은 전압에서 큰 누설전류가 발생하기 때문에 소자의 전기적 특성이 열화되는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위하여, SOI 형 기판 상부에 패드 산화막, 질화막을 순차적으로 형성하고, 소자분리 영역으로 예정되는 부분의 질화막, 패드 산화막 및 다결정실리콘층을 식각하여 트렌치를 형성한 다음, 상기 질화막을 습식방법의 등방성식각 공정을 실시하여 상기 트렌치의 폭보다 넓게 형성한 뒤, 절연물을 이용하여 상기 트렌치를 매립함으로써 후속 공정시 상기 트렌치를 매립하는 절연물이 손실되어 반도체기판의 활성영역보다 낮게 형성되는 것을 방지하는 반도체소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.

제 1a 내지 제 1b 도는 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.

제 2a 내지 제 2g 도는 본 발명에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11a, 101a : 지지 웨이퍼 11b, 101b : 매장 산화막

11c, 101c : 씨드 웨이퍼 13, 103 : 제1절연막

15, 105 : 제2절연막 17 : 트렌치

18 : 제1열산화막 19 : 제2열산화막

21, 107 : 제3절연막

상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,

지지 웨이퍼, 매장 산화막 및 씨드 웨이퍼의 적층구조의 SOI 형 기판을 마련하는 공정과,

상기 씨드 웨이퍼 상부에 제1절연막, 제2절연막을 형성하는 공정과,

상기 제2절연막 상부에 소자분리 영역을 정의하는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 상기 제2절연막, 제1절연막 및 씨드 웨이퍼를 식각하여 트렌치를 형성하는 공정과,

상기 감광막 패턴을 제거하는 공정과,

상기 트렌치 표면의 결함을 제거하는 공정과,

상기 제2절연막을 일정 두께 등방성식각하여 상기 트렌치의 폭보다 넓게 형성하는 공정과,

상기 트렌치의 측벽에 열산화막을 형성하는 공정과,

상기 트렌치를 매립하는 제3절연막을 형성하는 공정과,

상기 제3절연막을 CMP 공정으로 상기 제2절연막이 드러날 때가지 제거하는 공정과,

상기 제2절연막 및 제1절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2g 는 본 발명에 의한 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.

먼저, 지지 웨이퍼(11a), 매장 산화막(11b), 씨드 웨이퍼(11c)의 적층구조로 형성된 SOI 형 기판 반도체기판 상부에 제1절연막(13)을 형성한다. 이때, 상기 제1절연막(13)은 열산화막으로서, 50 ∼ 400Å 두께로 형성한다.

그리고, 상기 제1절연막(13) 상부에 제2절연막(15)인 질화막을 700 ∼ 3500Å 두께로 증착한다. (도 2a참조)

그리고, 상기 질화막(15) 상부에 소자분리 영역으로 예정되는 부분을 노출시키는 제1감광막 패턴(도시안됨)을 형성한 다음, 상기 제2절연막(15)과 제1절연막(13) 및 씨드 웨이퍼(11c)를 식각하여 트렌치(17)를 형성하고, 상기 제1감광막 패턴을 제거한다. 여기서, 상기 트렌치(17)는 상기 매장 산화막(11b) 상부까지나 매장 산화막(11b) 까지 식각하여 형성할 수 있다.

그 후, 상기 트렌치(17)의 표면에 제1열산화막(18)을 50 ∼ 200Å 두께로 형성시켰다가 습식식각 공정으로 제거함으로써 상기 트렌치(17)를 형성하기 위한 식각 공정시 손상된 상기 매장 산화막(11b)과 씨드 웨이퍼(11c)의 표면에 결함을 제거하고, 상기 매장 산화막(11b), 씨드 웨이퍼(11c)와 상기 트렌치를 매립하는 제3절연막(21)과의 접착력을 향상시킨다. (도 2b참조)

다음, 상기 제2절연막(15)은 인산을 이용한 습식식각 방법으로 100 ∼ 700Å 정도 등방성 식각하여 트렌치 폭보다 좌우로 더 넓은 매립공간을 확보한다. (도 2c 참조)

그 다음, 상기 트렌치(17)의 측벽에 다시 50 ∼ 200Å 정도 두께의 제2열산화막(19)을 성장시킨다.

다음, 상기 트렌치(17)를 매립하는 동시에 상기 제2절연막(15)이 덮힐 정도로 제3절연막(21)을 형성한다. 이때, 상기 제3절연막(21)은 오존-티이오에스 유에스지(O₃-TEOS USG) 산화막, 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막으로 한다. (도 2d참조)

그 다음, 상기 제3절연막(21)으로 오존-티이오에스 산화막을 사용하는 경우 950 ∼ 1150℃ 온도의 N₂분위기에서 30 ∼ 60 분 동안 열처리하여 치밀화시킨다.

다음, 상기 제3절연막(21)은 CMP 공정으로 2000 ∼ 10000 Å 두께 연마하여 제2절연막(15)이 드러날 때까지 식각한다. (도 2e참조)

다음, 인산을 이용한 습식식각 공정으로 상기 제2절연막(15)을 제거한다. 이때, 상기 트렌치(17)를 매립하는 제3절연막(21)의 윗부분이 트렌치(17)의 폭보다 넓게 형성된다. (도 2f참조)

그 다음, 상기 제1절연막(13)을 제거하여 소자분리막 제조공정을 완료한다. (도 2g참조)

상기한 바와같이 본 발명에 따른 반도체소자의 소자분리막 제조방법은, SOI형 기판에 트렌치를 이용한 소자분리막 형성시, 상기 기판 상부에 패드 산화막과 질화막을 형성하고, 트렌치를 형성한 다음, 상기 질화막을 등방성식각으로 상기 트렌치의 폭보다 더 넓게 형성하여 상기 트렌치를 매립하는 절연물의 매립공간을 더 많이 확보함으로써 후속 세정공정시 상기 절연물이 손실되어 상기 절연물의 양끝부분이 상기 기판의 활성영역보다 낮게 형성되는 것을 방지하여 그 부분에서 누설전류가 발생하는 것을 억제하고 그에 따른 소자의 특성 및 수율을 향상시키는 이점이 있다.

Claims (10)

1. 지지 웨이퍼, 매장 산화막 및 씨드 웨이퍼의 적층구조의 SOI 형 기판을 마련하는 공정과,

   상기 씨드 웨이퍼 상부에 제1절연막, 제2절연막을 형성하는 공정과,

   상기 제2절연막 상부에 소자분리 영역을 정의하는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 상기 제2절연막, 제1절연막 및 씨드 웨이퍼를 식각하여 트렌치를 형성하는 공정과,

   상기 감광막 패턴을 제거하는 공정과,

   상기 트렌치 표면의 결함을 제거하는 공정과,

   상기 제2절연막을 일정 두께 등방성식각하여 상기 트렌치의 폭보다 넓게 형성하는 공정과,

   상기 트렌치의 측벽에 열산화막을 형성하는 공정과,

   상기 트렌치를 매립하는 제3절연막을 형성하는 공정과,

   상기 제3절연막을 CMP 공정으로 상기 제2절연막이 드러날 때까지 제거하는 공정과,

   상기 제2절연막 및 제1절연막을 제거하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
2. 제 1 항에 있어서,

   상기 제1절연막은 50 ∼ 400 Å 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
3. 제 1 항에 있어서,

   상기 제2절연막은 700 ∼ 3500 Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
4. 제 1 항에 있어서,

   상기 트렌치 상기 SOI 형 기판의 매장 산화막 상부 또는 매장 산화막까지 식각하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
5. 제 1 항에 있어서,

   상기 트렌치 표면의 결함제거 공정은 상기 트렌치 표면에 50 ∼ 200 Å 두께의 열산화막을 형성하고, 이를 제거하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
6. 제 1 항에 있어서,

   상기 열산화막은 상기 트렌치의 측벽에 50 ∼ 200 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
7. 제 1 항에 있어서,

   상기 제3절연막은 O₃-TEOS USG 산화막 또는 HDP CVD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
8. 제 7 항에 있어서,

   상기 제3절연막은 O₃-TEOS USG 산화막으로 형성한 다음, 열처리공정을 실시하여 치밀화하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
9. 제 7 항 또는 제 8 항에 있어서,

   상기 열처리 공정은 950 ∼ 1150 ℃ 온도의 N₂분위기에서 30 ∼ 60분간 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
10. 제 1 항에 있어서,

    상기 CMP 공정은 상기 제3절연막을 2000 ∼ 10000 Å 두께를 연마하여 제거하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.

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