KR100703841B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 트렌치 식각 후 수행되는 측벽 산화막 형성 공정을 2 스텝으로 진행하는 방식을 제안한다. 즉, 1차적으로 통상의 열산화 공정을 통해 트렌치 내에 측벽 산화막을 형성한 다음, 2차적으로 전체 구조 표면을 따라 산화막을 형성한다. 예컨대, 1차 산화막은 퍼니스 산화 공정을 이용하고, 2차 산화막은 플라즈마 산화 공정을 이용한다. 이와 같이 측벽 산화막 형성 공정을 2 스텝으로 진행하면, 측벽 산화막이 패드 질화막 패턴의 측벽에도 형성되기 때문에 패드 질화막과 라이너 질화막이 분리되어 후속 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있다.
트렌치 소자분리, 라이너 질화막, 모트, 2 스텝 측벽 산화막, 플라즈마 산화

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23a : 제1 측벽 산화막
23b : 제2 측벽 산화막 24 : 라이너 질화막
25 : 라이너 산화막 26 : HDP 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도이다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(12) 및 패드 산화막(11)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 20∼200Å 두께의 측벽 산화막(13)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(liner oxide)(15)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, HDP 산화막(16)에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(14)이 연마되어 패드 질화막(12)이 노출된다.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.
이후, 도 1e에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막 성장 공정을 수행한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막(14) 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.
그런데, 라이너 질화막(14)은 질화막 특유의 인장성 응력 때문에 후속 트렌 치 매립 절연막의 열화 및 결함을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막(14) 상에 응력 버퍼층으로 라이너 산화막(15)을 추가로 증착하고 있다. 한편, 라이너 산화막(15)은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막(16) 증착시 라이너 질화막(14)의 산화나 손상을 방지하는 역할을 수행하기도 한다.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다. 이러한 라이너 질화막(14)의 손실은 과도 식각에 따른 문제이기도 하지만, 라이너 질화막(14) 자체의 응력으로 인한 측벽 산화막(13)의 트랩 사이트(trap site) 및 결함(defect) 증가에 기인하는 바가 크다. 이처럼 측벽 산화막(13)과 라이너 질화막(14)의 계면이 열화되면 CMP 공정 이후에 수행되는 여러 차례의 습식 공정을 거치면서 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)(도 1e의 'B')를 유발하게 된다.
이처럼 소자분리 영역 가장자리 부분에 형성된 모트는 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계; 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 퍼니스 산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계; 플라즈마 산화 공정을 실 시하여 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
바람직하게, 상기 플라즈마 산화 공정은 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행한다.
한편, 상기 라이너 질화막을 형성하는 단계 수행 후, 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 수행할 수 있다.
바람직하게, 상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성한다.
본 발명에서는 트렌치 식각 후 수행되는 측벽 산화막 형성 공정을 2 스텝으로 진행하는 방식을 제안한다. 즉, 1차적으로 통상의 열산화 공정을 통해 트렌치 내에 측벽 산화막을 형성한 다음, 2차적으로 전체 구조 표면을 따라 산화막을 형성한다. 예컨대, 1차 산화막은 퍼니스 산화 공정을 이용하고, 2차 산화막은 플라즈마 산화 공정을 이용한다. 이와 같이 측벽 산화막 형성 공정을 2 스텝으로 진행하면, 측벽 산화막이 패드 질화막 패턴의 측벽에도 형성되기 때문에 패드 질화막과 라이 너 질화막이 분리되어 후속 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 20∼300Å 및 50∼1000Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 및 식각 공정을 통해 패드 질화막(22) 및 패드 산화막(21)을 패터닝한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각하여 트렌치를 형성하고, 퍼니스 산화 공정을 실시하여 노출된 트렌치 영역에 10∼100Å 두께의 제1 측벽 산화막(23a)을 성장시킨다. 이때, 퍼니스 산화 공정은 700∼950℃의 온도에서 건식 산화 방식으로 수행하는 것이 바람직하다.
다음으로, 도 2b에 도시된 바와 같이 플라즈마 산화 공정을 실시하여 전체 구조 표면을 따라 10∼150Å 두께의 제2 측벽 산화막(23b)을 형성한다. 이때, 플라즈마 산화 공정은 수소에 의한 전하 트랩(charge trap) 형성에 의한 소자분리 붕괴 전압 특성 및 접합 문턱전압 특성의 열화를 방지하기 위하여 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행하는 것이 바람직하다.
계속하여, 도 2c에 도시된 바와 같이 전체 구조 표면을 따라 20∼100Å 두께의 라이너 질화막(24)을 증착한다.
이어서, 도 2d에 도시된 바와 같이 전체 구조 표면을 따라 20∼100Å 두께의 라이너 산화막(25)을 증착한다.
다음으로, 도 2e에 도시된 바와 같이 전체 구조 상부에 3000∼12000Å 두께의 HDP 산화막(26)을 증착하여 트렌치를 매립하고, HDP 산화막(26)에 대한 열처리를 수행한 후, 패드 질화막(22)을 연마 정지막으로 사용하여 CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시킨다.
계속하여, 도 2f에 도시된 바와 같이 인산 용액을 사용하여 잔류하는 패드 질화막(22a)을 습식 제거하고, BOE(Buffered Oxide Echant) 용액, HF 용액 등을 사용하여 패드 산화막(21)을 습식 제거함으로써 STI 공정을 완료한다.
CMP 공정 이후에 진행되는 습식 공정에서의 라이너 질화막의 손실은 패드 질화막과 라이너 질화막이 서로 연결되어 있기 때문이다. 전술한 실시예에 따르면, 패드 질화막과 라이너 질화막이 서로 분리되어 있기 때문에 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있게 된다.
한편, 플라즈마 산화 공정만을 진행하여 측벽 산화막을 형성하는 것을 생각할 수 있으나, 플라즈마 산화 공정 자체가 생산성이 떨어지는 단점이 있어 양산에 적합하지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 2차 측벽 산화막을 형성하기 위하여 플라즈마 산화 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 플라즈마 산화 공정 이외의 공정(예컨대, CVD 산화막)을 통해 패드 질화막 측벽에까지 산화막을 형성하는 모든 경우에 적용된다.
또한, 전술한 실시예에서는 라이너 산화막을 증착하는 경우를 일례로 들어 설명하였으나, 라이너 산화막을 적용하지 않고 바로 트렌치 매립 절연막을 증착하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정에 따른 라이너 질화막의 손실을 방지하여 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과를 기대할 수 있다.

Claims (7)

  1. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    열산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 성장시키는 단계;
    상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 증착하는 단계 - 상기 제2 측벽 산화막은 상기 패드 질화막의 표면에도 증착됨 - ;
    상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;
    상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;
    상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및
    상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 라이너 질화막을 형성하는 단계 수행 후,
    상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    퍼니스 산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 성장시키는 단계;
    플라즈마 산화 공정을 실시하여 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 증착하는 단계 - 상기 제2 측벽 산화막은 상기 패드 질화막의 표면에도 증착됨 - ;
    상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;
    상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;
    상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및
    상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 플라즈마 산화 공정은 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  6. 제4항 또는 제5항에 있어서,
    상기 라이너 질화막을 형성하는 단계 수행 후,
    상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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