KR20040001874A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 트렌치 매립을 위한 HDP 산화막 증착시 라이너 질화막을 위한 응력 버퍼층의 손실을 방지하면서 HDP 산화막의 갭-필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 기존의 라이너 질화막/라이너 산화막 구조를 라이너 질화막/탄탈륨산화막(Ta2O5) 구조로 대체한다. 즉, 라이너 질화막의 응력 버퍼층으로 탄탈륨산화막을 사용한다. 탄탈륨산화막은 기존의 CVD 산화막 비해 식각 내성이 크기 때문에 HDP 산화막 증착 초기에 높은 플라즈마 파워를 인가하더라도 유실이 발생하지 않게 된다. 한편, 탄탈륨산화막은 기존의 CVD 산화막과 응력 특성이 유사하기 때문에 응력 버퍼층의 역할을 충분히 수행할 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method for forming trench type isolation layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 열산화 공정, 라이너 질화막(liner nitride)/라이너 산화막(liner oxide) 증착 공정 등을 실시한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막을적용하고 있다. 라이너 질화막은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막의 사용은 거의 불가피한 것으로 보고되고 있다.
한편, 라이너 질화막은 질화막 특유의 인장성 응력 때문에 HDP 산화막과 직접 접촉하게 되면 버블 형태의 결함을 유발하기 때문에 라이너 질화막과 HDP 산화막 사이에 라이너 산화막(압축성 응력을 가져 응력을 상쇄함)을 응력 버퍼층으로 삽입하고 있다.
이러한 라이너 산화막으로 통상 고온 CVD 산화막(high temperature oxide, HTO)을 사용하고 있는데, 고온 CVD 산화막이 HDP 증착 초기에 플라즈마 파워를 견디지 못하고 유실되는 경우가 발생하고 있다. 참고적으로, HDP 산화막은 식각과 증착이 동시에 일어나 스텝-커버리지를 극대화하는 방식이다. 이러한 고온 CVD 산화막의 유실을 방지하기 위하여 HDP 산화막을 2단계로 증착하는 방식을 적용하고 있다. 즉, HDP 산화막 증착 초기에는 낮은 플라즈마 파워로 증착을 진행하다가, 높은 플라즈마 파워로 나머지 부분을 증착하는 방식을 사용하고 있다.
한편, 반도체 소자의 고집적화가 가속됨에 따라 소자분리를 위한 트렌치의 CD(critical demension)가 줄어들고, 트렌치의 단차비(aspect ratio)가 증가하고 있다. 그런데, 고온 CVD 산화막의 유실을 막기 위해 초기 증착 단계에서 플라즈마파워를 줄이는 것에 기인하여 트렌치 영역의 스페이스가 더욱 좁아지는 결과를 초래하고 있다. 통상적으로, HDP 산화막으로 보이드 없이 갭-필할 수 있는 스텝-커버리지는 3.5∼5.0 정도인데, 2단계 HDP 산화막 증착 공정에 따라 갭-필 마진이 더욱 줄어들고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 매립을 위한 HDP 산화막 증착시 라이너 질화막을 위한 응력 버퍼층의 손실을 방지하면서 HDP 산화막의 갭-필 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판
31 : 패드 산화막
32 : 패드 질화막
33 : 측벽 산화막
34 : 라이너 질화막
35 : 라이너 탄탈륨산화막
36 : HDP 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 탄탈륨산화막을 형성하는 단계; 및 상기 라이너 탄탈륨산화막이 형성된 상기 트렌치 내에 고밀도 플라즈마 산화막을 매립하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명은 기존의 라이너 질화막/라이너 산화막 구조를 라이너 질화막/탄탈륨산화막(Ta2O5) 구조로 대체한다. 즉, 라이너 질화막의 응력 버퍼층으로 탄탈륨산화막을 사용한다. 탄탈륨산화막은 기존의 CVD 산화막 비해 식각 내성이 크기 때문에 HDP 산화막 증착 초기에 높은 플라즈마 파워를 인가하더라도 유실이 발생하지 않게 된다. 한편, 탄탈륨산화막은 기존의 CVD 산화막과 응력 특성이 유사하기 때문에 응력 버퍼층의 역할을 충분히 수행할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 4는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 STI 공정은 우선, 도 1에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 패드 질화막(32)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성한다.
다음으로, 도 2에 도시된 바와 같이 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(32) 및 패드 산화막(31)을 차례로 선택 식각한 다음, 패드 질화막(32)을 식각 마스크로 사용하여 실리콘 기판(30)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.
이어서, 도 3에 도시된 바와 같이 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(33)을 형성하고, 전체 구조 표면을 따라 라이너 질화막(34)을 증착한 다음, 다시 전체 구조 표면을 따라 라이너 Ta2O5막(35)을 증착한다. 이때, 라이너 질화막(34) 및 라이너 Ta2O5막(35)의 두께는 통상적인 라이너 막과 같이 50∼200Å 정도가 바람직하며, 라이너 Ta2O5막(35)은 저압화학기상증착법(LP-CVD) 또는 플라즈마화학기상증착법(PE-CVD)으로 증착하는 것이 바람직하다. 한편, 라이너 Ta2O5막(35)의 막질을 더욱 치밀화하기 위하여 N2O 분위기에서 열처리를 수행할 수 있으며, N2O 열처리는 700∼900℃ 온도에서 1∼120분 동안 진행하는 것이 바람직하다.
다음으로, 도 4에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(36)을 증착하여 트렌치를 매립하고, CMP 공정을 실시하여 HDP 산화막(36)을 평탄화시킨 다음, 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 패드 질화막(32)을 습식 제거하고, 패드 산화막(31)을 습식 제거하여 STI 공정을 완료한다.
하기의 표 1은 Ta2O5막과 여러가지 산화막의 식각 특성을 나타낸 것으로, CHF3/CF4/Ar 혼합 가스를 사용하여 150mT 압력, 700W 바이어스 파워, 50GHz 소오스 파워 조건으로 각 물질에 대한 건식 식각을 수행한 결과를 나타낸 것이다.
물질 식각 속도(Å/sec)
치밀화된 Ta2O5 16.50
열산화막(SiO2) 49.60
치밀화된 TEOS 52.00
치밀화된 BPSG 92.20
상기 표 1을 참조하면, 다른 산화막(SiO2)에 비해 Ta2O5막의 식각 내성이 매우 뛰어남을 확인할 수 있다. 이처럼 식각 내성이 우수한 Ta2O5막을 라이너 질화막과 HDP 산화막의 응력 버퍼층으로 사용하게 되면, HDP 산화막 증착 초기에 높은 플라즈마 파워를 사용하여 증착을 진행하더라도 Ta2O5막의 유실을 억제할 수 있다. 따라서, HDP 산화막 증착시 2단계 증착을 실시할 필요가 없으며, 이에 따라 HDP 산화막의 갭-필 마진을 개선할 수 있다. 한편, Ta2O5막은 기존의 CVD 산화막과 응력 특성이 유사하기 때문에 응력 버퍼층의 역할을 충분히 수행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
또한, 전술한 실시예에서는 트렌치 식각 후 트렌치 측벽 산화막을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 측벽 열산화 공정을 수행하는 않는 경우에도 적용된다.
전술한 본 발명은 라이너 질화막과 HDP 산화막의 응력 버퍼층으로 탄탈륨산화막을 사용함으로써 HDP 산화막 증착시 응력 버퍼층의 유실을 방지할 수 있으며, 트렌치 매립 절연막의 갭-필 마진을 확보하는 효과가 있다. 따라서, 초고집적 반도체 소자 개발을 촉진하는 효과를 기대할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 소자분리 영역을 오픈시키는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;
    상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 탄탈륨산화막을 형성하는 단계; 및
    상기 라이너 탄탈륨산화막이 형성된 상기 트렌치 내에 고밀도 플라즈마 산화막을 매립하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 트렌치를 형성하는 단계 수행 후,
    열산화 공정을 실시하여 상기 트렌치 영역에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 라이너 탄탈륨산화막을 형성하는 단계 수행 후,
    N2O 분위기에서 열처리를 수행하여 상기 라이너 탄탈륨산화막을 치밀화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 라이너 질화막 및 상기 라이너 탄탈륨산화막은 각각 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  5. 제3항에 있어서,
    상기 열처리는 700∼900℃ 온도에서 1∼120분 동안 실시하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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