KR100614575B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법과, 트렌치 매립 산화막의 갭필 마진을 확보하고, 측벽 산화막에 의한 활성영역 감소를 최소화할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 기존의 라이너 질화막에 비해 응력이 적으면서 일정 베리어 특성을 확보할 수 있는 라이너 질화산화막(SiOxNy)을 적용한다. 라이너 질화산화막(SiON) 증착 직후 ECR 질화법(Eletron Cyclotron Resonance nitridation)을 통해 표면 처리를 실시함으로써 표면 부분은 질화막의 특성(베리어 특성)이 강하고 그 하부는 산화막의 특성(응력 버퍼 특성)이 강한 상태를 만들어 줄 수 있다. 한편, 이처럼 라이너 질화산화막의 하부쪽이 응력 버퍼 역할을 수행하기 때문에 측벽 산화막의 두께를 최소화할 수 있으며, 이에 따라 트렌치 매립 산화막의 갭필 특성을 확보하고 활성영역의 감소를 최소화할 수 있다.
트렌치 소자분리, 라이너 질화산화막, ECR 질화 처리, 모트, 측벽산화막

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도.
도 2는 라이너 질화막을 포함하는 소자분리막의 프로파일을 나타낸 전자현미경 사진.
도 3은 모트가 형성된 소자 분리막의 단면 전자현미경 사진.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 측벽 산화막
24 : 라이너 산화질화막 25 : 라이너 산화막
26 : HDP 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도이다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 100Å 두께의 패드 산화막(11) 및 700Å 두께의 패드 질화막(12)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(12) 및 패드 산화막(11)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 80Å 두께의 측벽 산화막(13)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 50Å 두께의 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 80Å 두께의 라이너 산화막(liner oxide)(15)을 증착한다. 여기서, 라이너 질화막(14)은 주로 저압화학기상증착(LPCVD) 방식으로 증착한다.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 4500Å 두께의 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, 인산 용액(H3PO4)을 사용하여 실리콘 기판(10) 배면의 패드 질화막(도시되지 않음)을 습식 제거한 후, HDP 산화막(16)에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.
이후, 도 1e에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막(16) 성장 공정을 수행한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성영역과 소자분리 영역의 경계면의 실리콘 기판 (10)이 산화됨에 따른 응력을 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막(14) 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다. 도 2의 (a)는 게이트 산화막까지 형성된 기판 단면의 전자현미경 사진이며, 도 2의 (b)는 라이너 질화막이 증착된 기판 단면의 전자현미경 사진이다.
그런데, 라이너 질화막(14)은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막(14) 상에 응력 버퍼층으로 라이너 산화막(15)을 추가로 증착하고 있다. 한편, 라이너 산화막(15)은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막(16) 증착시 라이너 질화막(14)의 산화나 손상을 방지하는 역할을 수행하기도 한다.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다. 이러한 라이너 질화막(14)의 손실은 과도 식각에 따른 문제이기도 하지만, 라이너 질화막(14) 자체의 응력으로 인한 측벽 산화막(13)의 트랩 사이트(trap site) 및 결함(defect) 증가에 기인하는 바가 크다. 이처럼 측벽 산화막(13)과 라이너 질화막(14)의 계면이 열화되면 CMP 공정 이후에 수행되는 여러 차례의 습식 공정을 거치면서 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)(도 1e의 'B')를 유발하게 된다. 도 3은 모트가 형성된 소자 분리막의 단면 전자현미경 사진이다.
이처럼 소자분리 영역 가장자리 부분에 형성된 모트는 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하고 있다.
한편, 전술한 종래의 STI 공정에 따르면, 트렌치 내부에 측벽 산화막, 라이너 질화막, 라이너 산화막 등이 적층된 상태에서 트렌치 매립 산화막의 갭필 공정을 진행하기 때문에 갭필 마진이 떨어지는 문제점이 있었다. 또한, 측벽 산화 공정시 측벽 산화막의 두께가 얇을 경우, 라이너 질화막에 의한 응력에 의한 누설전류를 증가시키는 요인이 되므로 측벽 산화막을 충분한 두께로 형성할 수 밖에 없는 바, 이는 트렌치 매립 산화막의 갭필 마진을 떨어뜨리는 동시에 활성영역을 감소시키는 문제를 야기하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적 이 있다.
또한, 본 발명은 트렌치 매립 산화막의 갭필 마진을 확보하고, 측벽 산화막에 의한 활성영역 감소를 최소화할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 그 표면 부분이 일정 깊이 만큼 질화된 라이너 산화질화막을 형성하는 단계; 및 상기 라이너 산화질화막이 형성된 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
바람직하게, 상기 라이너 산화질화막을 형성하는 단계 수행 후, 상기 라이너 산화질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 수행한다.
또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내벽에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 산화질화막을 형성 하는 단계; 상기 라이너 산화질화막에 대한 ECR 질화 처리를 실시하여 그 표면 부분이 일정 깊이 만큼 질화되도록 하는 단계; 상기 라이너 산화질화막이 형성된 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계; 상기 트렌치 마스크 패턴이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 트렌치 마스크 패턴을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
바람직하게, 상기 라이너 산화질화막을 형성하는 단계 수행 후, 상기 라이너 산화질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 수행한다.
나아가, 상기 라이너 산화질화막은 N2O/N2/DCS(DiChloro-Silane)/NH3를 사용하여 증착하는 것이 바람직하다.
또한, 상기 ECR 질화 처리는 Ar/N2 가스를 사용하여 수행하는 것이 바람직하다.
나아가, 상기 ECR 질화 처리시 상기 Ar 가스의 유량비는 80∼120sccm, 상기 N2 가스의 유량비는 40∼60sccm이 바람직하다.
나아가, 상기 ECR 질화 처리는 700∼1100W의 마이크로 웨이브 파워를 적용하여 수행하는 것이 바람직하다.
한편, 상기 라이너 산화질화막은 20∼100Å 두께로 증착하는 것이 바람직하다.
본 발명에서는 기존의 라이너 질화막에 비해 응력이 적으면서 일정 베리어 특성을 확보할 수 있는 라이너 질화산화막(SiOxNy)을 적용한다. 라이너 질화산화막(SiON) 증착 직후 ECR 질화법(Eletron Cyclotron Resonance nitridation)을 통해 표면 처리를 실시함으로써 표면 부분은 질화막의 특성(베리어 특성)이 강하고 그 하부는 산화막의 특성(응력 버퍼 특성)이 강한 상태를 만들어 줄 수 있다. 한편, 이처럼 라이너 질화산화막의 하부쪽이 응력 버퍼 역할을 수행하기 때문에 측벽 산화막의 두께를 최소화할 수 있으며, 이에 따라 트렌치 매립 산화막의 갭필 특성을 확보하고 활성영역의 감소를 최소화할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 4a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 110Å 및 700Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 및 식각 공정을 통해 패드 질화막(22) 및 패드 산화막(21)을 패터닝한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각하여 트렌치를 형성하고, 측벽 산화 공정(600∼1100℃)을 실시하여 노출된 트렌치 영역에 40Å 두께의 측벽 산화 막(23)을 형성한다. 이때, 측벽 산화 공정은 N2, O2 가스를 사용하여 건식 산화 방식으로 진행한다.
이어서, 도 4b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화산화막(SiOxNy)(24)을 50Å 두께로 증착하고, 라이너 질화산화막(SiOxNy)(24)에 대해 ECR 질화 처리를 수행한다. 이때, 라이너 질화산화막(24)은 650℃ 온도 및 0.35 Torr 압력 조건하에서 N2O/N2/DCS(DiChloro-Silane)/NH3를 900/50/90/900 sccm 유량비로 흘려주면서 증착하는 것이 바람직하며, ECR 질화 처리는 Ar/N2 가스를 사용하여 상온에서 진행하며, Ar 가스의 유량비는 80∼120sccm, N2 가스의 유량비는 40∼60sccm, 마이크로 웨이브 파워는 700∼1100W 조건을 적용하여 라이너 질화산화막(24)의 표면 부분 약 20Å 정도가 질화되며, 그 하부의 30Å 정도는 증착 상태를 유지하도록 한다.
계속하여, 도 4c에 도시된 바와 같이 라이너 질화산화막(24)이 형성된 전체 구조 표면을 따라 80Å 두께의 라이너 산화막(25)을 증착한 후, 전체 구조 상부에 4500Å 두께의 HDP 산화막(26)을 증착하여 트렌치를 매립하고, HDP 산화막(26)에 대한 열처리를 수행하고, 패드 질화막(22)을 연마 정지막으로 사용하여 CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시킨다.
이어서, 도 4d에 도시된 바와 같이 패드 질화막(22)을 질화막 식각 용액을 사용하여 습식 제거한다. 질화막 식각 용액으로는 100∼200℃ 온도의 인산 용액을 사용하는 것이 바람직하다.
이후, BOE(Buffered Oxide Echant) 용액, HF 용액 등을 사용하여 패드 산화막(21)을 습식 제거함으로써 STI 공정을 완료한다.
전술한 바와 같이 소자분리막의 가장자리에 발생하는 모트는 라이너 질화막 자체의 응력으로 인한 측벽 산화막의 트랩 사이트(trap site) 및 결함(defect) 증가에 기인하는 바가 크다. 따라서, 라이너 질화막에 비해 응력을 덜 유발하는 라이너 산화질화막을 적용하면 그만큼 모트의 깊이 증가를 억제할 수 있다.
또한, ECR 질화 처리를 통해 라이너 산화질화막의 표면 부분은 질화막의 특성이 강하고 그 하부는 산화막의 특성이 강한 상태를 만들어 주기 때문에 질화막의 확산 베리어 특성과 산화막의 응력 버퍼 특성을 고루 갖추게 된다. 한편, 이처럼 라이너 질화산화막의 일부가 응력 버퍼 역할을 수행하기 때문에 측벽 산화막의 두께를 그만큼 줄일 수 있으며, 이에 따라 트렌치 매립 산화막의 갭필 특성을 확보하고 활성영역의 감소를 최소화할 수 있다.
참고적으로, ECR 질화 처리는 저온 공정이 가능하기 때문에 얇게 증착된 라이너 산화질화막 전체 두께를 질화시키지 않고 일부 두께만을 질화시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 라이너 질화산화막을 50Å 두께로 증착하고, ECR 질화 처리에 의해 라이너 질화산화막의 표면 부분 약 20Å 정도를 질화시키는 경우를 일례로 들어 설명하였으나, 본 발명은 라이너 질화산화막을 20∼100Å 두께로 증착하고, 그의 표면을 일정 깊이만큼 질화 처리하는 모든 경우에 적용되며, 라이너 질화산화막의 일부 두께를 질화 처리하는 방법으로 다른 질화 공정을 적용하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 라이너 질화막과 트렌치 매립 절연막 사이에 응력 버퍼층으로 라이너 산화막을 추가하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 종류의 응력 버퍼층을 사용하거나 라이너 질화막 상에 직접 트렌치 매립 절연막을 증착하는 경우에도 적용된다.
또한, 전술한 실시예에서는 패드 산화막/패드 질화막으로 이루어진 트렌치 마스크 패턴을 사용하는 경우를 일례로 들어 설명하였으나, 패드 질화막을 포함한다면 다른 적층 구조의 트렌치 마스크 패턴 적용시에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
전술한 본 발명은 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과를 기대할 수 있다. 또한, 본 발명은 측벽 산화막의 두께를 최소화할 수 있으며, 이로 인하여 트렌치 매립 산화막의 갭필 특성을 확보하고 활성영역의 감소를 최소화할 수 있다.

Claims (9)

  1. 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 전체 구조 표면을 따라 그 표면 부분이 일정 깊이 만큼 질화된 라이너 산화질화막을 형성하는 단계; 및
    상기 라이너 산화질화막이 형성된 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 라이너 산화질화막을 형성하는 단계 수행 후,
    상기 라이너 산화질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 산화질화막을 형성하는 단계;
    상기 라이너 산화질화막에 대한 ECR 질화 처리를 실시하여 그 표면 부분이 일정 깊이 만큼 질화되도록 하는 단계;
    상기 라이너 산화질화막이 형성된 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계;
    상기 트렌치 마스크 패턴이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및
    상기 트렌치 마스크 패턴을 습식 제거하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 라이너 산화질화막을 형성하는 단계 수행 후,
    상기 라이너 산화질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분 리막 형성방법.
  5. 제3항에 있어서,
    상기 라이너 산화질화막은 N2O/N2/DCS(DiChloro-Silane)/NH3를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  6. 제3항 또는 제5항에 있어서,
    상기 ECR 질화 처리는 Ar/N2 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  7. 제6항에 있어서,
    상기 ECR 질화 처리시 상기 Ar 가스의 유량비는 80∼120sccm, 상기 N2 가스의 유량비는 40∼60sccm인 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  8. 제7항에 있어서,
    상기 ECR 질화 처리는 700∼1100W의 마이크로 웨이브 파워를 적용하여 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  9. 제8항에 있어서,
    상기 라이너 산화질화막은 20∼100Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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