KR100691016B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 측벽산화막을 형성하는 단계와, 상기 측벽산화막을 포함한 기판 전면 상에 산화막을 형성하는 단계와, 상기 산화막 상에 라이너질화막을 형성하는 단계와, 상기 라이너질화막이 형성된 트렌치를 완전 매립시키지 않는 범위에서 제1매립산화막을 형성하는 단계와, 상기 제1매립산화막의 일부 두께를 식각함과 아울러 상기 제1매립산화막이 식각되어 노출된 트렌치 상부 측벽의 라이너질화막 부분을 제거하는 단계 및 상기 트렌치를 완전 매립하도록 제1매립산화막이 형성된 트렌치 내에 제2매립산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1a 내지 1c는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 3은 본 발명에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 또 다른 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21: 실리콘 기판 22: 패드산화막

23: 패드질화막 24: 트렌치

25: 측벽산화막 26: 산화막

27: 라이너질화막 28: 제1매립산화막

29: 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리 영역의 폭 역시 함께 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

여기서, 현재 수행하고 있는 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.

도 1a를 참조하면, NMOS 및 PMOS 형성 영역이 정의된 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(3)과 패드산화막(2)을 공지의 공정으로 식각하고, 이어서, 노출된 실리콘 기판 부분을 식각하여 셀지역에 트렌치(4)를 형성한다.

도 1b를 참조하면, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 상기 결과물에 대한 희생산화 공정을 수행하고, 이를 통해, 트렌치의 표면에 측벽산화막(5)을 형성한다. 그런다음, 기판의 Si과 후속 소자분리용 매립산화막의 스트레스 완충 역할 및 후속 산화 공정에서 기판의 산화를 억제하기 위해 기판의 전면 상에 라이너(liner)질화막(6)을 증착한 후, 상기 라이너질화막(6) 상에 라이너질화막과 후속 소자분리용 매립산화막간의 계면 안정을 위해 라이너산화막(7)을 형성한다.

도 1c를 참조하면, 상기 트렌치(4)가 완전 매립되도록 상기 기판 결과물 상에 매립산화막을 두껍게 증착한 후, 상기 패드질화막(3)이 노출될 때까지 상기 매립산화막을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 상기 패드질화막과 패드산화막을 차례로 제거하여 소자분리막(8)을 형성한다.

그러나, 종래의 STI 공정에 따라 형성된 소자분리막은 다음과 같은 문제점이 있다.

먼저, 반도체의 집적도가 증가하면서 그에 대응해서 트랜치의 공간 또한 좁아지고 있는 실정이다. 그 결과, 소자분리막을 형성함에 있어서 좁은 트랜치의 공간으로 인해 소자분리용 매립산화막 증착시 매립산화막이 증착되지 않는 부분, 즉, 매립산화막 내에 보이드(void)가 발생하는 문제점이 있다. 이러한 보이드가 발생되면, 후속 게이트 형성시 사용되는 폴리실리콘막이 상기 보이드 내부로 들어가 제거 되지 않음으로써 액티브와 액티브 사이가 단락되거나 액티브와 게이트가 단락되는 등, 반도체 소자의 제조수율이 저하되는 문제점이 발생하게 된다.

한편, 상기와 같은 문제점을 해결하기 위해 측벽산화막의 두께를 얇게 층착하고 있고 있다.

또한, 기판의 Si과 후속 소자분리용 매립산화막의 스트레스 완충 역할 및 후속 산화 공정에서 기판의 산화를 억제하기 위해 트렌치 내에 라이너질화막을 증착하는데, NMOS 형성 영역에 형성된 라이너질화막은 문제가 없지만, PMOS 형성 영역에 형성된 라이너질화막으로 인해, 트랜지스터(transistor) 동작시 전계가 인가될 때 전하를 띤 입자들이 터널링 현상에 의해서 얇은 측벽산화막을 투과하여 라이너질화막과 측벽산화막 계면에 발생되는 결함 또는 이들 막질 자체가 가질 수 있는 결함에 트랩핑(trapping)되어, 펀치-쓰루 누설전류(Punch-through Leakage Current)가 증가하는 문제점이 발생한다.

이와 같은, 펀치-쓰루 누설전류 증가 현상을 Hot Electron Induced Punch-through(이하, HEIP) 현상이라 말하며, 이러한 HEIP 현상이 심화되면 트랜지스터의 off 특성이 열화된다.

한편, 상기와 같은 HEIP 현상을 방지하기 위해서 측벽산화막의 두께를 두껍게 형성해야만 하는데, 전술한 바와 같이, 트렌치의 공간이 좁아짐에 따라 측벽산화막의 두께를 얇게 증착하고 있는 실정이기에 측벽산화막의 두께를 증가시키는 것을 불가피하다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 소자분리막 형성시 매립특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 라이너질화막으로 인해 발생하는 문제점을 해결할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막이 형성된 트렌치를 완전 매립시키지 않는 범위에서 제1매립산화막을 형성하는 단계; 상기 제1매립산화막의 일부 두께를 식각함과 아울러 상기 제1매립산화막이 식각되어 노출된 트렌치 상부 측벽의 라이너질화막 부분을 제거하는 단계; 및 상기 트렌치를 완전 매립하도록 제1매립산화막이 형성된 트렌치 내에 제2매립산화막을 형성하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

삭제

상기 산화막은 ALD 공정에 따라 SiO2막 또는 Al2O3막을 이용해 10∼100Å 두께로 형성하며, 또는, 500∼950℃의 퍼니스(furnace)에서 SiH4 또는 DCS 가스를 사용하여 형성하는 것을 특징으로 한다.

상기 라이너질화막은 20∼100Å 두께로 형성하는 것을 특징으로 한다.

상기 제1매립산화막은 트렌치 상단에서 50∼1500Å 내려온 위치까지 형성하는 것을 특징으로 한다.

상기 제1매립산화막은 SiH4와 O2를 반응소오스로 이용한 HDP-CVD 방식의 절연막, 또는, SiH4와 H2O2를 반응소오스로 이용한 LPCVD 방식의 유동성 절연막으로 형성하는 것을 특징으로 한다.

상기 유동성 절연막은 그 형성후에 내부 불순물이 제거되도록 O2, N2, O3, N2O 및 H2+O2으로 구성된 그룹으로부터 선택되는 어느 하나의 혼합가스 분위기 및 300∼850℃의 온도에서 1∼10분 동안 열처리를 수행하는 것을 특징으로 한다.

상기 제1매립산화막의 식각은 트렌치 상단에 형성된 부분의 20∼500Å이 제거되도록 수행하는 것을 특징으로 한다.

상기 라이너질화막의 제거는 상기 노출된 라이너질화막 부분을 완전 제거하는 것을 특징으로 한다.

상기 라이너질화막의 제거는 H3PO4 용액을 이용한 습식 식각으로 수행하는 것을 특징으로 한다.

상기 라이너질화막의 제거는 상기 노출된 라이너질화막 부분의 일부 두께를 제거하는 것을 특징으로 한다.

상기 라이너질화막의 일부 두께 제거는 상기 라이너질화막의 전체 두께 대비 2∼80％ 를 제거하는 것을 특징으로 한다.

상기 라이너질화막의 제거는 5∼60Å 두께 만큼 산화시켜 수행하는 것을 특 징으로 한다.

상기 라이너질화막의 산화는 N2O, O2 및 O3로 구성된 그룹으로 선택되는 어느 하나를 소오스로 사용하여 10∼30초 동안 플라즈마 처리하는 방식으로 수행하는 것을 특징으로 한다.

상기 제2매립산화막은 HDP-CVD 방식의 절연막을 이용해 2000∼6000Å 두께로 형성하는 것을 특징으로 하며, 또는, LPCVD 방식의 유동성 절연막으로서 O3-TEOS막을 400∼800℃ 온도에서 2000∼6000Å 두께로 형성하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e 및 도3은 본 발명의 실시예에 따른 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한 후, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(23)을 식각하고, 연이어, 상기 패드산화막(22)과 노출된 실리콘 기판 부분을 식각하여 셀지역에 트렌치(24)를 형성한다. 그런다음, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 기판 결과물에 대해 희생산화 공정을 수행하고, 이를 통해, 트렌치의 표면에 측벽산화막(25)을 형성한다.

도 2b를 참조하면, 상기 측벽산화막(25)을 포함한 기판 전면 상에 후속 라이 너질화막 식각시 패드질화막의 식각 데미지를 방지하기 위해 식각 방지막으로 산화막(26)을 증착한다, 여기서, 상기 산화막(26)은 ALD(Atomic Layer Deposition) 공정에 따라 SiO2막 또는 Al2O3막을 이용해 10∼100Å 두께로 증착한다. 또는, 500∼950℃의 퍼니스(furnace)에서 SiH4 또는 DCS 가스를 사용하여 증착한다.

이어서, 상기 산화막(26)을 포함한 기판 결과물 상에 기판의 Si과 후속 소자분리용 매립산화막의 스트레스 완충 역할 및 후속 산화 공정에서 기판의 산화를 억제하기 위해 라이너질화막(27)을 20∼100Å 두께로 증착한다.

도 2c를 참조하면, 상기 라이너질화막(27)이 형성된 트렌치를 완전 매립시키지 않는 범위에서 제1매립산화막(28)을 증착한다. 바람직하게는, 후속 트렌치 상단에 형성된 라이너질화막(27)을 용이하게 식각하기 위해 상기 트렌치 상단에서 50∼1500Å 내려온 위치까지 증착한다.

또한, 종래의 매립산화막 증착시 트렌치의 종횡비로 인해 발생하는 보이드(void)를 방지하기 위해 먼저 제1매립산화막(28)을 트렌치를 완전 매립시키지 않는 범위 내로 일부만 증착하고, 상기 제1매립산화막 상에 후속으로 제2매립산화막을 증착함으로써 매립산화막내에 발생하는 보이드를 방지한다.

여기서, 상기 제1매립산화막(28)은 SiH4와 O2를 반응소오스로 이용한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식의 절연막, 또는, SiH4와 H2O2를 반응소오스로 이용한 LPCVD(Low Pressure CVD) 방식의 유동성 절연막으로 증착한다.

한편, 상기 제1매립산화막(28)을 유동성 절연막으로 증착하는 경우, 상기 유 동성 절연막은 그 형성후에 내부 불순물이 제거되도록 O2, N2, O3, N2O 또는 H2+O2 중에서 어느 하나의 혼합가스 분위기 및 300∼850℃의 온도에서 1∼10분 동안, 바람직하게는 1분동안 열처리를 수행한다.

도 2d를 참조하면, 상기 제1매립산화막(28)을 식각함과 아울러 트렌치 상부 측벽의 라이너질화막 부분을 제거한다. 여기서, 먼저, 상기 제1매립산화막의 식각(28)은 트렌치 상부 측벽에 형성된 부분의 20∼500Å이 제거되도록 수행하여, 상기 라이너질화막(27)을 노출시킨다. 그런다음, 상기 노출된 라이너질화막을 제거한다. 즉, HEIP 현상을 유발하는 트렌치 상부 측벽에 형성된 라이너질화막을 제거한다.

여기서, 상기 라이너질화막의 제거는 H3PO4 용액을 이용한 습식 식각으로 상기 라이너질화막을 완전 제거하도록 한다. 또는, 상기 라이너질화막의 제거는 상기 라이너질화막의 일부 두께, 즉, 라이너질화막의 전체 두께 대비 2∼80％ 만을 제거하도록 한다. 또는, 상기 라이너질화막의 제거는 상기 라이너 질화막을 5∼60Å 두께 만큼 산화시켜 수행하도록 한다. 이때, 상기 라이너질화막의 산화는 N2O, O2 또는 O3 중에서 어느 하나를 소오스로 사용하여 10∼30초 동안 플라즈마 처리하는 방식으로 수행한다.

여기서, 본 발명은 HEIP 현상을 유발시키는 트렌치 상단에 형성된 라이너질화막을 제거하기 위해, 트렌치 내에 측벽에 형성된 제1매립산화막을 제거하여 라이너질화막을 노출시킨 후, 노출된 라이너질화막을 제거한다. 다시말하면, HEIP 현상의 원인으로 작용하는 불순물들의 트랩핑을 최소화하는 라이너질화막을 제거함으로써, HEIP 현상을 억제할 수 있다.

또한, 트렌치 상부에 형성된 라이너질화막만을 제거하기 때문에 트렌치 하단에 형성된 라이너질화막(27)은 그대로 유지하면서 기판의 Si과 소자분리용 매립산화막의 스트레스 완충 역할 및 후속 산화 공정에서 기판의 산화를 억제하는 역할을 수행한다.

도 2e를 참조하면, 상기 트렌치(24)를 완전 매립하도록 기판 결과물 상에 제2매립산화막을 증착한다. 그런다음, 상기 제2매립산화막을 패드질화막이 노출될 때까지 CMP하여 그 표면을 평탄화 시킨 후, 상기 산화막, 패드질화막 및 패드산화막을 제거하여 본 발명에 따른 소자분리막(29)을 형성한다. 여기서, 상기 제2매립산화막은 HDP-CVD 방식의 절연막을 이용해 2000∼6000Å 두께로 증착하거나, 또는, LPCVD 방식의 유동성 절연막으로서 O3-TEOS막을 400∼800℃ 온도에서 2000∼6000Å 두께로 증착한다.

또한, 본 발명은 트렌치 내에 소자분리용 매립산화막 증착시, 먼저, 트렌치 내에 제1매립산화막을 증착하여 트렌치의 종횡비를 감소시킨후, 상기 제1매립산화막 상에 제2매립산화막을 증착함으로 인해 종래의 트렌치의 종횡비로 인해 발생하는 보이드 생성없이 소자분리용 매립산화막의 증착을 용이하게 수행할 수 있다.

도 3은 상기 라이너질화막이 완전 제거되지 않고, 일부 두께만 습식식각으로 제거되거나, 또는, 일부 두께를 산화처리하여 제거된 모습을 나타낸 단면도이다.

결과적으로, 본 발명은 트렌치 상단에 형성된 라이너질화막을 모두 제거하거나 또는 일부분을 제거하거나, 또는 라이너질화막을 산화시킴으로써 라이너질화막으로 인해 발생하는 HEIP 현상을 억제할 수 있으며, 또한, 트렌치 하단에 형성된 라이너질화막은 그대로 유지하면서 기판의 Si과 소자분리용 매립산화막의 스트레스 완충 역할 및 후속 산화 공정에서 기판의 산화를 억제하는 역할을 수행한다.

게다가, 본발명은 소자분리용 매립산화막을 2단계로 증착함으로써, 트렌치 내에 소자분리용 매립산화막 증착시 보이드 발생없이 증착할 수 있다.

이상에서와 같이, 본 발명은 펀치-쓰루 누설전류 증가 현상, 즉, Hot Electron Induced Punch-through(HEIP) 현상의 원인이 되는 라이너질화막 부분을 제거하거나 산화시킴으로써 HEIP 현상을 억제할 수 있다. 이로 인해, 소자의 신뢰성을 향상 시킬 수 있다.

또한, 본 발명은 소자분리용 매립산화막을 2단계로 증착함으로써 트렌치 내에 소자분리용 매립산화막 증착시 보이드 생성없이 증착할 수 있어 소자의 수율 향상을 기대할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (17)

1. 실리콘 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 표면에 측벽산화막을 형성하는 단계;

   상기 측벽산화막을 포함한 기판 전면 상에 산화막을 형성하는 단계;

   상기 산화막 상에 라이너질화막을 형성하는 단계;

   상기 라이너질화막이 형성된 트렌치를 완전 매립시키지 않는 범위에서 제1매립산화막을 형성하는 단계;

   상기 제1매립산화막의 일부 두께를 식각함과 아울러 상기 제1매립산화막이 식각되어 노출된 트렌치 상부 측벽의 라이너질화막 부분을 제거하는 단계; 및

   상기 트렌치를 완전 매립하도록 제1매립산화막이 형성된 트렌치 내에 제2매립산화막을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 삭제
3. 제 1 항에 있어서, 상기 산화막은 ALD 공정에 따라 SiO2막 또는 Al2O3막을 이용해 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 산화막은 500∼950℃의 퍼니스(furnace)에서 SiH4 또는 DCS 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 라이너질화막은 20∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 1 항에 있어서, 상기 제1매립산화막은 트렌치 상단에서 50∼1500Å 내려온 위치까지 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 1 항에 있어서, 상기 제1매립산화막은 SiH4와 O2를 반응소오스로 이용한 HDP-CVD 방식의 절연막, 또는, SiH4와 H2O2를 반응소오스로 이용한 LPCVD 방식의 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
8. 제 7 항에 있어서, 상기 유동성 절연막은 그 형성후에 내부 불순물이 제거되도록 O2, N2, O3, N2O 및 H2+O2으로 구성된 그룹으로부터 선택되는 어느 하나의 혼합가스 분위기 및 300∼850℃의 온도에서 1∼10분 동안 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
9. 제 1 항에 있어서, 상기 제1매립산화막의 식각은 트렌치 상부 측벽에 형성된 부분의 20∼500Å이 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
10. 제 1 항에 있어서, 상기 라이너질화막의 제거는 상기 노출된 라이너질화막 부분을 완전 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
11. 제 10 항에 있어서, 상기 라이너질화막의 제거는 H3PO4 용액을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
12. 제 1 항에 있어서, 상기 라이너질화막의 제거는 상기 노출된 라이너질화막 부분의 일부 두께를 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
13. 제 12 항에 있어서, 상기 라이너질화막의 일부 두께 제거는 상기 라이너질화막의 전체 두께 대비 2∼80％ 를 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
14. 제 1 항에 있어서, 상기 라이너질화막의 제거는 상기 라이너 질화막을 5∼60Å 두께 만큼 산화시켜 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형 성방법.
15. 제 14 항에 있어서, 상기 라이너질화막의 산화는 N2O, O2 및 O3로 구성된 그룹으로 선택되는 어느 하나를 소오스로 사용하여 10∼30초 동안 플라즈마 처리하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
16. 제 1 항에 있어서, 상기 제2매립산화막은 HDP-CVD 방식의 절연막을 이용해 2000∼6000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
17. 제 1 항에 있어서, 상기 제2매립산화막은 LPCVD 방식의 유동성 절연막으로서 O3-TEOS막을 400∼800℃ 온도에서 2000∼6000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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