KR20140101154A - Ｓｔｉ를 가진 반도체 소자 제조 방법 - Google Patents

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KR20140101154A KR1020130014456A KR20130014456A KR20140101154A KR 20140101154 A KR20140101154 A KR 20140101154A KR 1020130014456 A KR1020130014456 A KR 1020130014456A KR 20130014456 A KR20130014456 A KR 20130014456A KR 20140101154 A KR20140101154 A KR 20140101154A
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Abstract

실리콘 기판 내에 필드 트렌치를 형성하고, 상기 필드 트렌치 내에 제1 산화물 층을 형성하고, 상기 제1 산화물 층의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층을 형성하고, 및 상기 제1 얇아진 산화물 층 상에 제1 질화물 층을 형성하는 것을 포함하는 반도체 소자 제조 방법이 설명된다.

Description

ＳＴＩ를 가진 반도체 소자 제조 방법{Methods of Fabricating Semiconductor Devices Having an STI}
본 발명은 STI(shallow trench isolation)을 가진 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 STI 영역 내에 보이드(void) 없는 필드 절연물을 형성하는 것이 매우 어렵게 되었다.
본 발명이 해결하고자 하는 과제는 보이드가 없는 필드 절연물을 가진 STI를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기판에 스트레스를 줄 수 있는 STI를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 보이드가 없는 필드 절연물 및/또는 기판에 스트레스를 줄 수 있는 STI를 포함하는 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 다양한 모듈, 카드, 전자 시스템, 및 모바일 기기를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 실리콘 기판 내에 필드 트렌치를 형성하고, 상기 필드 트렌치 내에 제1 산화물 층을 형성하고, 상기 제1 산화물 층의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층을 형성하고, 및 상기 제1 얇아진 산화물 층 상에 제1 질화물 층을 형성하는 것을 포함한다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 셀 영역, NMOS 영역, 및 PMOS 영역을 갖는 기판을 준비하고, 상기 셀 영역, 상기 NMOS 영역, 및 상기 PMOS 영역 에 해당하는 상기 기판 내에 셀 필드 트렌치, NMOS 필드 트렌치, 및 PMOS 필드 트렌치를 형성하고, 상기 셀 필드 트렌치, 상기 NMOS 필드 트렌치, 및 상기 PMOS 필드 트렌치 내에 제1 산화물 층을 형성하고, 상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 노출시키고 상기 PMOS 필드 트렌치을 덮는 마스크 패턴을 형성하고, 상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 내에 노출된 상기 제1 산화물 층의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층을 형성하고, 상기 마스크 패턴을 제거하고, 및 상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 내의 제1 얇아진 산화물 층 및 상기 PMOS 필드 트렌치 내의 제1 산화물 층 상에 제1 질화물 층을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법은 보이드가 없는 필드 절연물을 형성하는 방법을 제공한다. 따라서 본 발명의 기술적 사상의 다양한 제조 방법들에 의해 제조된 반도체 소자는 개선 및 안정된 절연 특성 및 전기적 특성, 열적 내구성, 및 제조 공정의 수율 등을 가질 수 있다.
도 1a 내지 10h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 개략적인 종단면도들이다.
도 11a 내지 11e는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈, 메모리 카드, 전자 시스템들, 및 모바일 기기를 개략적으로 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(10) 상에 트렌치 마스크(20)를 형성하고, 및 기판(10) 내에 필드 트렌치(30)를 형성하는 것을 포함할 수 있다. 트렌치 마스크(20)는 포토레지스트 패턴, 단층 또는 다층의 실리콘 산화물 패턴, 실리콘 질화물 패턴, 또는 기타 무기물 패턴을 포함할 수 있다. 필드 트렌치(30)는 트렌치 마스크(20)를 식각 마스크로 이용하여 노출된 기판(10)을 건식 또는 습식 식각하는 것을 포함할 수 있다. 필드 트렌치(30)를 형성한 후, 트렌치 마스크(20)는 제거될 수 있다. 필드 트렌치(30)의 내벽들은 테이퍼질 수 있다.
도 1b를 참조하면, 상기 방법은 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 제1 절연층(40)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 절연층(40)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제1 절연층(40)은 원자층 증착 공정(ALD, atomic layered deposition)을 이용하여 형성될 수 있다. 제1 절연층(40)은 필드 트렌치(30)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 또는, 제1 절연층(40)은 필드 트렌치(30)의 하부와 가까울 수록 상대적으로 얇아진 수평 두께 및 상부와 가까울수록 상대적으로 두꺼운 수평 두께를 가질 수 있다. 예를 들어, 제1 절연층(40)은 필드 트렌치(30)의 상부의 입구에서 오버-행(overhang) 모양을 가질 수 있다.
이어서, 상기 방법은 열적 안정화 공정을 수행하는 것을 포함할 수 있다. 열적 안정화 공정은 열 산화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 열적 안정화 공정은 진공 챔버 내에 산소(O2)를 포함하는 가스들을 주입하여 필드 트렌치(30)의 내벽 및 바닥에 산소 이온(O-) 또는 산소 라디칼(O*)을 침투시키는 것을 포함할 수 있다. 열적 안정화 공정에 의해 필드 트렌치(30)의 내부에서 기판(10)과 제1 절연층(40)의 계면 특성 및 본딩 특성이 개선 및 안정화 수 있다. 열적 안정화 공정은 생략될 수도 있다.
도 1c를 참조하면, 상기 방법은 식각 공정을 수행하여 제1 절연층(40)의 표면을 부분적으로 제거하여 제1 얇아진 절연층(41, thinned oxide layer)을 형성하는 것을 포함할 수 있다. 상기 식각 공정은 희석된 불산(HF), 버퍼 산화물 식각제 (BOE, buffered oxide etchant), 또는 인산(H3PO4)를 이용하여 제1 얇아진 절연층(41)을 부분적으로 제거하는 것을 포함할 수 있다. 또는, 상기 식각 공정은 탄소(C) 및 불소(F)를 포함하는 가스를 이용하여 제1 절연층(40)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 필드 트렌치(30)의 입구에 형성된 제1 절연층(40)이 상대적으로 많이 제거되고 필드 트렌치(30)의 바닥에 형성된 제1 절연층(40)이 상대적으로 적게 제거될 수 있다. 도 1b 및 1c를 참조하여 설명된 공정들은 다수 회 반복적으로 수행될 수도 있다. 이 공정에 의하여, 오버-행 모양의 제1 절연층(40)은 필드 트렌치(30)의 프로파일을 따라 컨포멀한 프로파일을 갖는 제1 얇아진 절연층(41)으로 변형될 수 있다. 제거되기 전의 제1 절연층(40)이 가상적인 점선으로 표시되었다. 만약, 도 1b를 참조하여 설명된 공정들을 수행한 후, 열적 안정화 공정이 생략되었을 경우, 식각 공정 이후에 열적 안정화 공정이 수행될 수도 있다. 열적 안정화 공정은 생략될 수도 있다.
도 1d를 참조하면, 상기 방법은 필드 트렌치(30)를 채우는 제2 절연층(50)을 형성하는 것을 포함할 수 있다. 제2 절연층(50)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 절연층(50)은 증착 공정(depositing process) 또는 갭필(gap fill process) 공정을 수행하여 형성될 수 있다. 예를 들어, 제2 절연층(50)은 실리콘 산화물 또는 실리콘 질화물을 원자층 증착 공정(atomic layerd deposition process)을 이용하여 형성되거나, TOSZ 또는 USG(undoped silicate glass) 같은 유동성이 좋은 실리콘 산화물을 필드 트렌치(30) 내에 채워 형성될 수 있다.
도 1e를 참조하면, 상기 방법은 경화 공정(densificating process)를 수행하는 것을 더 포함할 수 있다. 예를 들어, 제2 절연층(50)이 TOSZ 같은 실리콘 산화물일 경우, 열 어닐 공정(thermal annealing process) 같은 경화 공정을 수행하는 것을 더 포함할 수 있다. 경화 공정을 통하여 기판(10)과 제1 얇아진 절연층(41)의 계면 특성 및 본딩 특성이 개선될 수 있고 제2 절연층(50)이 단단하게 고화(solidified)될 수 있다. 이 공정에서, 제2 절연층(50)의 표면 높이가 낮아질 수 있고, 필드 트렌치(30) 상에서 리세스될 수 있다. 제2 절연층(50)이 실리콘 질화물을 포함하는 경우, 경화 공정은 생략될 수도 있다. 제1 얇아진 절연층(41)과 제2 절연층(50)이 동일한 물질을 포함할 경우, 그 경계면이 사라질 수 있으므로 점선으로 표시되었다.
도 1f를 참조하면, 상기 방법은 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 예를 들어, CMP 또는 에치-백 공정을 이용하여 제2 절연층(50)의 상부를 부분적으로 제거하는 것을 포함할 수 있다. 제1 얇아진 절연층(41)과 제2 절연층(50)은 필드 절연물(80)을 형성할 수 있다. 이후, 노출된 기판(10)의 표면 상에 게이트 절연층, 터널링 절연층, 에피택셜 성장층 또는 층간 절연층을 형성하는 공정이 선택적으로 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 절연층(40)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 절연층(41)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 2a 내지 2f는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 1a 내지 1c를 참조하여 설명된 공정들을 수행하여, 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 산화물 층(42)을 형성하고, 및 습식 또는 건식 산화물 식각 공정을 수행하여 산화물 층(42)의 표면을 부분적으로 제거하여 얇아진(thinned) 산화물 층(43)을 형성하는 것을 포함할 수 있다. 산화물 층(42)은 부분적으로 제거되므로 점선으로 표시되었다. 필드 트렌치(30)의 내벽들은 테이퍼질 수 있다. 필드 트렌치(30)는 상면도 또는 레이아웃에서 라인 또는 메시 형태로 배열될 수 있다.
산화물 층(42)은 실리콘 산화물을 포함할 수 있다. 산화물 층(43)은 평균적으로 약 10nm의 두께로 형성될 수 있다. 산화물 층(43)은 원자층 증착 공정(ALD, atomic layered deposition) 같은 화학 기상 증착 공정을 이용하여 형성될 수 있다.
예를 들어, 산화물 층(42)을 형성하는 공정은 약 10Torr의 압력 및 400 내지 800℃ 정도의 온도를 가진 진공 챔버 내에 기판(10)을 로딩하고, 진공 챔버 내에 Si2Cl6 가스를 주입하여 필드 트렌치(30)의 내벽 및 바닥에 실리콘 층을 형성하는 제1 사이클 공정, 진공 챔버 내에 N2 가스를 주입하여 Si2Cl6가스를 진공 챔버 밖으로 배출하는 제2 사이클 공정, 진공 챔버 내에 H2 가스와 O2 가스를 동시에 주입하여 실리콘 층을 산화시키는 제3 사이클 공정, 및 진공 챔버 내에 N2 가스를 주입하여 H2 가스와 O2 가스를 진공 챔버 밖으로 배출하는 제4 사이클 공정을 포함할 수 있다. 제1 내지 제4 사이클 공정들은 다수 회 반복될 수 있다.
상기 방법은 산화물 층(42)을 형성한 후, 열적 안정화 공정을 수행하는 것을 포함할 수 있다. 열적 안정화 공정은 산화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 열적 안정화 공정은 진공 챔버 내에 H2O, O2, O3, HCl 가스를 단독 또는 조합을 주입하여 필드 트렌치(30)의 내벽 및 바닥에 산소 이온(O-) 또는 산소 라디칼(O*)을 침투시키는 것을 포함할 수 있다. 열적 안정화 공정에 의해 필드 트렌치(30)의 내부에서 기판(10)과 산화물 층(42)의 계면 특성 및 결합 특성이 개선 및 안정화 될 수 있다.
습식 산화물 식각 공정은 희석된 불산(HF) 또는 버퍼 산화물 식각제 (BOE, buffered oxide etchant)를 이용하여 산화물 층(42)의 표면을 부분적으로 제거하는 것을 포함할 수 있다. 건식 산화물 식각 공정은 탄소(C) 및 불소(F)를 포함하는 가스를 이용하여 산화물 층(42)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 필드 트렌치(30)의 입구에 가깝게 형성된 산화물 층(42)이 상대적으로 많이 제거되고 필드 트렌치(30)의 바닥에 가깝게 형성된 산화물 층(42)이 상대적으로 적게 제거될 수 있다. 얇아진 산화물 층(43)은 평균적으로 약 5nm 정도의 두께로 잔존할 수 있다. 상기 건식 산화물 식각 공정은 내부 플라즈마 공정을 이용할 수 있다. 예를 들어, 진공 챔버의 외부에서 플라즈마를 생성하여 진공 챔버로 공급하는 리모트 플라즈마 공정을 이용하지 않고, 챔버의 내부에서 전계(electric field)를 이용하여 플라즈마를 발생시키는 공정을 이용할 수 있다. 리모트 플라즈마를 이용하는 공정은 등방성 특성이 강하므로 본 공정에서 제외될 수 있다.
위에서 설명된 열적 안정화 공정은 얇아진 산화물 층(43)을 형성한 후 수행될 수도 있다. 예를 들어, 산화물 층(42)을 형성한 직후 열적 안정화 공정을 수행하지 않고, 얇아진 산화물 층(43)을 형성한 후 열적 안정화 공정이 수행될 수 있다.
도 2b를 참조하면, 상기 방법은 얇아진 산화물 층(43) 상에 제1 질화물 층(62)을 형성하는 것을 포함할 수 있다. 제1 질화물 층(62)은 실리콘 질화물을 포함할 수 있다. 제1 질화물 층(62)은 원자층 증착 공정을 이용하여 형성될 수 있다. 제1 질화물 층(62)도 산화물 층(42)처럼 컨포멀한 프로파일 및/또는 오버-행 모양을 가질 수 있다. 제1 질화물 층(62)은 평균적으로 약 20nm의 두께를 가질 수 있다. 제1 질화물 층(62)을 형성하는 공정은 진공 챔버 내에 얇아진 산화물 층(43)을 가진 기판(10)을 로딩하고, 진공 챔버 내에 실리콘 소스인 Si2H6 가스와 질소 소스인 N2 또는 NH3 가스를 주입하는 것을 포함할 수 있다.
도 2c를 참조하면, 상기 방법은 제1 질화물 층(62)의 표면을 습식 또는 건식 질화물 식각 공정을 수행하여 부분적으로 제거하여 제1 얇아진(thninned) 질화물 층(63)을 형성하는 것을 포함할 수 있다. 습식 질화물 식각 공정은 희석된 인산(H3PO4)을 이용하여 제1 질화물 층(62)을 부분적으로 제거하는 것을 포함할 수 있다. 건식 질화물 식각 공정은 탄소(C) 및 불소(F)를 포함하는 가스를 이용하여 제1 질화물 층(62)을 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 필드 트렌치(30)의 입구에 가깝게 형성된 제1 질화물 층(62)이 상대적으로 많이 제거되고 필트 트렌치(30)의 바닥에 가깝게 형성된 제1 질화물 층(62)이 상대적으로 적게 제거될 수 있다. 상기 건식 질화물 식각 공정도 내부 플라즈마 공정을 이용할 수 있다. 제1 얇아진 질화물 층(63)은 평균적으로 약 10nm 정도의 두께로 잔존할 수 있다. 이 공정에서, 오버-행 모양의 제1 질화물 층(62)은 필드 트렌치(30)의 프로파일을 따라 컨포멀한 프로파일을 갖는 제1 얇아진 질화물 층(63)으로 변형될 수 있다. 제1 질화물 층(62)이 부분적으로 제거되므로 제1 질화물 층(62)이 점선으로 표시되었다.
도 2d를 참조하면, 상기 방법은 제1 얇아진 질화물 층(63) 상에 필드 트렌치(30)를 채우도록 제2 질화물 층(72)을 형성하는 것을 포함할 수 있다. 제2 질화물 층(72)은 실리콘 질화물을 포함할 수 있다. 제2 질화물 층(72)은 원자층 증착 공정을 이용하여 형성될 수 있다. 제2 질화물 층(72)도 산화물 층(42) 또는 제1 질화물 층(62)처럼 컨포멀한 프로파일 및/또는 오버-행 모양을 가질 수 있다. 제1 얇아진 질화물 층(63)과 제2 질화물 층(72)의 경계면은 가상적인 점선으로 표시되었다. 본 발명의 기술적 사상을 이해하기 쉽도록, 제2 질화물 층(72)이 필드 트렌치(30)를 완전히 채우는 것으로 가정, 도시되었다. 부가하여, 도 2c와 2d를 참조하여 설명된 공정들은 다수 회 반복될 수 있다.
도 2e를 참조하면, 상기 방법은 필드 절연물(80)을 평탄화하는 것을 포함할 수 있다. 기판(10)의 표면 상에 얇아진 산화물 층(43)이 노출될 수 있다. 필드 절연물(80)을 평탄화하는 것은 CMP 또는 에치-백 공정을 수행하여 제2 질화물 층(72) 및 제1 얇아진 질화물 층(63)을 제거하는 것을 포함할 수 있다.
도 2f를 참조하면, 상기 방법은 기판(10) 상에 노출된 얇아진 산화물 층(43)을 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 얇아진 산화물 층(43)의 최상단은 필드 트렌치(30) 내에서, 제2 질화물 층(72)의 상면 및/또는 기판(10)의 표면보다 낮게 리세스될 수 있다. 얇아진 산화물 층(43), 제1 얇아진 질화물 층(63), 및 제2 질화물 층(72)은 필드 절연물(80)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 산화물 층(42)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 얇아진 산화물 층(43)을 형성할 수 있고, 제1 질화물 층(62)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 질화물 층(63)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 3a 내지 3d는 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 개략적인 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 도 1a 내지 1c를 참조하여 설명된 공정들을 수행하여, 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 제1 산화물 층(44)을 형성하고, 및 습식 또는 건식 산화물 식각 공정을 수행하여 제1 산화물 층(44)의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 산화물 층(44)이 점선으로 표시되었다. 앞서 설명되었듯이, 제1 얇아진 산화물 층(45)이 형성되기 전 또는 후에 선택적으로 열적 안정화 공정이 수행될 수 있다.
도 3b를 참조하면, 상기 방법은, 제1 얇아진 산화물 층(45) 상에 제2 산화물 층(54)을 형성하는 것을 포함할 수 있다. 제2 산화물 층(54)도 원자층 증착 공정을 이용하여 형성될 수 있다. 제2 산화물 층(54)은 필드 트렌치(30)의 내벽들의 프로파일을 따라 컨포멀하게 형성될 수 있다. 또는, 제2 산화물 층(54)은 필드 트렌치(30)의 하부와 가까울 수록 상대적으로 얇아진 수평 두께 및 상부와 가까울수록 상대적으로 두꺼운 수평 두께를 가질 수 있다. 제2 산화물 층(54)은 실리콘 산화물을 포함할 수 있다. 제1 얇아진 산화물 층(45)과 제2 산화물 층(54)의 경계면이 점선으로 도시되었다. 위에서 설명되었듯이, 열적 안정화 공정은 이 공정 후에 수행될 수도 있다. 예를 들어, 제2 산화물 층(54)이 형성되기 전 또는 후에 선택적으로 열적 안정화 공정이 수행될 수 있다.
도 3c를 참조하면, 상기 방법은 제2 산화물 층(54) 상에 질화물 층(62)을 형성하는 것을 포함할 수 있다. 질화물 층(62)은 실리콘 질화물을 포함할 수 있다. 질화물 층(62)은 원자층 증착 방법을 이용하여 수행될 수 있다.
도 3d를 참조하면, 상기 방법은 필드 절연물(80)을 평탄화하여 기판(10)의 표면 상에 제1 얇아진 산화물 층(45)을 노출하고, 제1 얇아진 산화물 층(45)을 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45)의 최상단은 필드 트렌치(30) 내에서, 질화물 층(62)의 상면 및/또는 기판(10)의 표면보다 낮게 리세스될 수 있다. 제1 얇아진 산화물 층(45), 제2 산화물 층(54), 및 질화물 층(62)은 필드 절연물(80)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 산화물 층(44)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 산화물 층(45)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 4a 내지 4d는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 1a 내지 1c, 3a 내지 3c를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 제1 산화물 층(44)을 형성하고, 습식 또는 건식 산화물 식각 공정을 수행하여 제1 산화물 층(44)의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하고, 제1 얇아진 산화물 층(45) 상에 제2 산화물 층(54)을 형성하고, 및 제2 산화물 층(54) 상에 제1 질화물 층(64)을 형성하는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45)과 제2 산화물 층(54)의 경계선이 점선으로 표시되었다.
도 4b를 참조하면, 상기 방법은 제1 질화물 층(64)을 부분적으로 제거하여 제1 얇아진 질화물 층(65)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 질화물 층(64)이 점선으로 표시되었다.
도 4c를 참조하면, 상기 방법은 제1 얇아진 질화물 층(64) 상에 제2 질화물 층(74)을 형성하는 것을 포함할 수 있다. 제2 질화물 층(74)은 필드 트렌치(30)를 완전히 채울 수 있다. 제1 얇아진 질화물 층(65)과 제2 질화물 층(74)의 경계면이 점선으로 표시되었다.
도 4d를 참조하면, 상기 방법은 필드 절연물(80)을 평탄화하여 기판(10)의 표면 상에 제2 산화물 층(54) 및 제1 얇아진 산화물 층(45)을 노출하고, 제2 산화물 층(54) 및 제1 얇아진 산화물 층(45)을 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제2 산화물 층(54) 및 제1 얇아진 산화물 층(45)의 최상단은 필드 트렌치(30) 내에서, 제2 질화물 층(74) 및/또는 제1 얇아진 질화물 층(65)의 상면 및/또는 기판(10)의 표면보다 낮게 리세스될 수 있다. 제1 얇아진 산화물 층(45), 제2 산화물 층(54), 제1 얇아진 질화물 층(65) 및 제2 질화물 층(74)은 필드 절연물을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 산화물 층(44)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 산화물 층(45)을 형성할 수 있고, 제1 질화물 층(64)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 질화물 층(65)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 5a 내지 5d는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 1a 내지 1c를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 제1 산화물 층(44)을 형성하고, 및 습식 또는 건식 산화물 식각 공정을 수행하여 제1 산화물 층(44)의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 산화물 층(44)이 점선으로 표시되었다.
도 5b를 참조하면, 상기 방법은 제1 얇아진 산화물 층(45) 상에 제2 산화물 층(54)을 형성하고, 및 제2 산화물 층(54)을 부분적으로 제거하여 제2 얇아진 산화물 층(55)을 형성하는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45)과 제2 얇아진 산화물 층(55)의 경계면, 및 제거되기 전의 제2 산화물 층(54)은 점선으로 표시되었다.
도 5c를 참조하면, 상기 방법은 제2 얇아진 산화물 층(55) 상에 질화물 층(62)을 형성하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 필드 절연물(80)을 평탄화하여 기판(10)의 표면 상에 제1 및/또는 제2 얇아진 산화물 층들(45, 55)을 노출하고, 노출된 제1 및/또는 제2 얇아진 산화물 층들(45, 55)을 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45) 및/또는 제2 얇아진 산화물 층(55)의 최상단들은 필드 트렌치(30) 내에서, 질화물 층(62)의 상면 및/또는 기판(10)의 표면보다 낮게 리세스될 수 있다. 제1 얇아진 산화물 층(45), 제2 얇아진 산화물 층(55), 및 질화물 층(62)은 필드 절연물(80)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 산화물 층(44) 및 제2 산화물 층(54)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 각각 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 산화물 층(45) 및 제2 얇아진 산화물 층(55)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 6a 내지 6d는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 1a 내지 1c, 5a, 및 5b를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 필드 트렌치(30)의 내벽들과 바닥 면, 및 기판(10)의 표면 상에 제1 산화물 층(44)을 형성하고, 및 습식 또는 건식 산화물 식각 공정을 수행하여 제1 산화물 층(44)의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하고, 제1 얇아진 산화물 층(45) 상에 제2 산화물 층(54)을 형성하고, 제2 산화물 층(54)의 표면을 부분적으로 제거하여 제2 얇아진 산화물 층(55)을 형성하고, 및 제2 얇아진 산화물 층(55) 상에 제1 질화물 층(64)을 형성하는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45)과 제2 얇아진 산화물 층(55)의 경계면이 점선으로 표시되었다.
도 6b를 참조하면, 상기 방법은 제1 질화물 층(64)을 부분적으로 제거하여 제1 얇아진 질화물 층(65)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 질화물 층(64)은 점선으로 표시되었다.
도 6c를 참조하면, 상기 방법은 제1 얇아진 질화물 층(65) 상에 제2 질화물 층(74)을 형성하는 것을 포함할 수 있다. 제2 질화물 층(74)은 필드 트렌치(30)를 완전히 채울 수 있다. 제1 얇아진 질화물 층(65)과 제2 질화물 층(74)의 경계면은 점선으로 표시되었다.
도 6d를 참조하면, 상기 방법은 필드 절연물(80)을 평탄화하여 기판(10)의 표면 상에 제1 얇아진 산화물 층(45) 및/또는 제2 얇아진 산화물 층(55)을 노출하고, 노출된 제1 얇아진 산화물 층(45) 및/또는 제2 얇아진 산화물 층(55)을 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제1 얇아진 산화물 층(45) 및/또는 제2 얇아진 산화물 층(55)의 최상단들은 필드 트렌치(30) 내에서, 제2 질화물 층(74)의 상면 및/또는 기판(10)의 표면보다 낮게 리세스될 수 있다. 제1 얇아진 산화물 층(45), 제2 얇아진 산화물 층(55), 제1 얇아진 질화물 층(65), 및 제2 질화물 층(74)은 필드 절연물(80)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 산화물 층(44) 및 제2 산화물 층(54)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 각각 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 산화물 층(45) 및 제2 얇아진 산화물 층(55)을 형성할 수 있고, 제1 질화물 층(64)을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 질화물 층(65)을 형성할 수 있으므로 필드 트렌치(30) 내에 보이드(void) 없는 필드 절연물(80)을 가진 STI (shallow trench isolation)를 제공할 수 있다.
도 7a 내지 7h는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 셀 영역(CA), NMOS 영역(NA), 및 PMOS 영역(PA)을 갖는 기판(10)을 준비하고, 도 1a를 참조하여 설명된 공정들을 수행하여 기판(10) 상에 트렌치 마스크(20)를 형성하고, 기판(10) 내에 셀 필드 트렌치(30C), NMOS 필드 트렌치(30N), 및 PMOS 필드 트렌치(30P)를 형성하고, 트렌치 마스크(20)를 제거하고, 및 도 1b를 참조하여 설명된 공정들을 수행하여 필드 트렌치들(30C, 30N, 30P)의 내부 및 기판(10)의 표면 상에 제1 산화물 층()을 형성하는 것을 포함할 수 있다. 앞서 설명되었듯이, 제1 산화물 층(44)은 원자층 증착 방법을 이용하여 형성될 수 있다. 이후, 열적 안정화 공정이 수행될 수도 있다. 열적 안정화 공정은 산화 공정을 포함할 수 있다. 열적 안정화 공정에 의해 기판(10)과 제1 산화물 층(44)의 계면 특성 및 본딩 -성이 개선 및 안정화될 수 있다.
도 7b를 참조하면, 상기 방법은 셀 영역(CA) 및 NMOS 영역(NA)을 오픈하는 마스크 패턴(25)을 형성하는 것을 포함할 수 있다. 마스크 패턴(25)은 포토레지스트를 포함할 수 있다.
도 7c를 참조하면, 상기 방법은 셀 영역(CA) 및 NMOS 영역(NA)에 노출된 제1 산화물 층(44)을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하는 것을 포함할 수 있다. PMOS 영역(PA)은 마스크 패턴(25)으로 보호되므로 제1 산화물 층(44)이 온전히 잔존할 수 있다. 셀 영역(CA) 및 NMOS 영역(NA)에서, 제거되기 전의 제1 산화물 층(44)은 점선으로 표시되었다. 이후, 마스크 패턴(25)이 제거될 수 있다.
도 7d를 참조하면, 상기 방법은 셀 영역(CA) 및 NMOS 영역(NA)의 제1 얇아진 산화물 층(45) 및 PMOS 영역(PA)의 제1 산화물 층(44) 상에 제1 질화물 층(64)을 형성하는 것을 포함할 수 있다. 앞서 설명되었듯이, 제1 질화물 층(64)은 원자층 증착 공정을 이용하여 형성될 수 있다.
도 7e를 참조하면, 상기 방법은 제1 질화물 층(64)을 부분적으로 제거하여 제1 얇아진 질화물 층(65)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 질화물 층(64)이 점선으로 표시되었다.
도 7f를 참조하면, 상기 방법은 제1 얇아진 질화물 층(65) 상에 제2 질화물 층(74)을 형성하는 것을 포함할 수 있다. 셀 영역(CA) 내에서 제2 질화물 층(74)은 셀 필드 트렌치(30C)를 완전히 채울 수 있다. NMOS 영역(NA) 및 PMOS 영역(PA) 내에서는 필드 트렌치들(30C, 30N, 30P)이 완전히 채워지지 않는다. 셀 영역(CA)에서, 제1 얇아진 산화물 층(45), 제1 얇아진 질화물 층(65) 및 제2 질화물 층(74)은 셀 필드 절연물(80C) 형성할 수 있다. 제1 얇아진 질화물 층(65)과 제2 질화물 층(74)의 경계면이 점선으로 표시되었다.
도 7g를 참조하면, 상기 방법은 제2 질화물 층(74) 상에 NMOS 필드 트렌치(30N) 및 PMOS 필드 트렌치(30P)를 채우는 필링 절연물(90, filling insulating material)을 형성하는 것을 포함할 수 있다. 필링 절연물(90)은 TOSZ 또는 실리케이트(silicate) 같이 유동성이 좋은 실리콘 산화물을 포함할 수 있다.
도 7h를 참조하면, 상기 방법은 셀 영역(CA)및 NMOS 영역(NA) 내의 제1 얇아진 산화물 층(45), 및 PMOS 영역(PA) 내의 제1 산화물 층(44)이 노출되도록 평탄화 공정을 수행하여 필링 절연물(90), 제2 질화물 층(74), 및 제1 얇아진 질화물 층(65)의 상부들을 제거하고, 및 노출된 제1 얇아진 산화물 층(44) 및 제1 산화물 층(45)의 상부를 부분적으로 제거하여 제1 얇아진 산화물 층(44) 및 제1 산화물 층(45)의 상단을 제2 질화물 층(74) 상면 및 기판(10)의 표면 보다 낮게 리세스하는 것을 포함할 수 있다. NMOS 영역(NA)에서, 제1 얇아진 산화물 층(44), 제1 얇아진 질화물 층(65), 제2 질화물 층(74) 및 필링 절연물(90)은 NMOS 필드 절연물(80N)을 형성할 수 있고, 및 PMOS 영역(PA)에서, 제1 산화물 층(45), 제1 얇아진 질화물 층(65), 제2 질화물 층(74) 및 필링 절연물(90)은 PMOS 필드 절연물(80P)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 NMOS 영역에 상대적으로 얇은 산화물 층(45)을 제공하므로 기판(10)에 질화물 층들(65, 74)에 의한 텐사일 스트레스가 가해질 수 있다. 따라서, 본 발명의 일 실시예에 의한 제조된 반도체 소자는 캐리어의 모빌리티가 개선된 NMOS를 가질 수 있다.
도 8a 내지 8h는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 1a, 1b, 7a 내지 7c를 참조하여, 셀 영역(CA), NMOS 영역(NA), 및 PMOS 영역(PA)을 갖는 기판(10)을 준비하고, 도 1a를 참조하여 설명된 공정들을 수행하여 기판(10) 내에 셀 필드 트렌치(30C), NMOS 필드 트렌치(30N), 및 PMOS 필드 트렌치(30P)를 형성하고, 도 1b를 참조하여 설명된 공정들을 수행하여 필드 트렌치들(30C, 30N, 30P)의 내부 및 기판(10)의 표면 상에 제1 산화물 층(44)을 형성하고, 셀 영역(CA) 및 NMOS 영역(NA)을 오픈하고 PMOS 영역(PA)을 덮는 마스크 패턴(25)을 형성하고, 셀 영역(CA) 및 NMOS 영역(NA)에 노출된 제1 산화물 층(44)을 부분적으로 제거하여 제1 얇아진 산화물 층(45)을 형성하고, 마스크 패턴(25)을 제거하고, 및 제2 산화물 층(54)을 형성하는 것을 포함할 수 있다. 제1 얇아진 산화물 층()과 제2 산화물 층()의 경계면이 점선으로 표시되었다.
도 8b를 참조하면, 상기 방법은 제2 산화물 층(54)을 부분적으로 제거하여 제2 얇아진 산화물 층(55)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제2 산화물 층(54)이 점선으로 표시되었다.
도 8c를 참조하면, 상기 방법은 제2 얇아진 산화물 층(55) 상에 제1 질화물 층(64)을 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 상기 방법은 제1 질화물 층(64)을 부분적으로 제거하여 제1 얇아진 질화물 층(65)을 형성하는 것을 포함할 수 있다. 제거되기 전의 제1 질화물 층(64)이 점선으로 표시되었다.
도 8e를 참조하면, 상기 방법은 제1 얇아진 질화물 층(65) 상에 제2 질화물 층(74)을 형성하는 것을 포함할 수 있다. 제2 질화물 층(74)은 셀 필드 트렌치(30C)를 완전히 채울 수 있다. NMOS 필드 트렌치(30N) 및 PMOS 필드 트렌치(30P)는 완전히 채워지지 않는다. 셀 영역(CA)에서, 제1 얇아진 산화물 층(45), 제2 얇아진 산화물 층(45), 제1 얇아진 질화물 층(65) 및 제2 질화물 층(74)은 필드 절연물(80) 형성할 수 있다. 제1 얇아진 질화물 층(65)과 제2 질화물 층(74)의 경계면이 점선으로 표시되었다.
도 8f를 참조하면, 상기 방법은 제2 질화물 층(74) 상에 NMOS 필드 트렌치(30N) 및 PMOS 필드 트렌치(30P)를 채우는 필링 절연물(90)을 형성하는 것을 포함할 수 있다.
도 8g를 참조하면, 상기 방법은 평탄화 공정을 수행하여 필링 절연물(90), 제2 질화물 층(74), 제1 얇아진 질화물 층(65), 제2 얇아진 산화물 층(55), 제1 얇아진 산화물 층(45), 및/또는 제1 산화물 층(44)의 상부들을 부분적으로 제거하거나 선택적으로 노출시키고, 및 제2 얇아진 산화물 층(55), 제1 얇아진 산화물 층(45), 및/또는 제1 산화물 층(44)의 상부들을 부분적으로 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제2 얇아진 산화물 층(55), 제1 얇아진 산화물 층(45), 및/또는 제1 산화물 층(44)의 상단부들은 제2 질화물 층(74) 및 제1 얇아진 질화물 층(65)의 상면, 및/또는 기판(10)의 표면보다 낮게 위치할 수 있다. 제1 얇아진 산화물 층(45), 제2 얇아진 산화물 층(55), 제1 얇아진 질화물 층(65), 및 제2 질화물 층(74)은 셀 필드 절연물(80C)을 형성할 수 있고, 제1 얇아진 산화물 층(45), 제2 얇아진 산화물 층(55), 제1 얇아진 질화물 층(65), 제2 질화물 층(74), 및 필링 절연물(90)은 NMOS 필드 절연물(80N)을 형성할 수 있고, 및 제1 산화물 층(44), 제2 얇아진 산화물 층(55), 제1 얇아진 질화물 층(65), 제2 질화물 층(74), 및 필링 절연물(90)은 PMOS 필드 절연물(80P)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 NMOS 영역에 상대적으로 얇은 산화물 층들(45, 55)을 제공하므로 기판(10)에 질화물 층들(65, 74)에 의한 텐사일 스트레스가 가해질 수 있다. 따라서, 본 발명의 일 실시예에 의한 제조된 반도체 소자는 캐리어의 모빌리티가 개선된 NMOS를 가질 수 있다.
도 9a 내지 9d는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 7a 내지 7c를 참조하여 설명된 공정들을 수행하여, 셀 영역(CA), NMOS 영역(NA), 및 PMOS 영역(PA)을 갖는 기판(10)을 준비하고, 도 1a를 참조하여 설명된 공정들을 수행하여 기판(10) 내에 셀 필드 트렌치(30C), NMOS 필드 트렌치(30N), 및 PMOS 필드 트렌치(30P)를 형성하고, 도 1b를 참조하여 설명된 공정들을 수행하여 필드 트렌치들()의 내부 및 기판(10)의 표면 상에 제1 절연층(40)을 형성하고, 셀 영역(CA) 및 NMOS 영역(NA)을 오픈하는 마스크 패턴(25)을 형성하고, 셀 영역(CA) 및 NMOS 영역(NA)에 노출된 제1 절연층(40)을 부분적으로 제거하여 얇아진 절연층(41)을 형성하고, 마스크 패턴(25)을 제거하고, 및 제2 절연층(50)을 형성하는 것을 포함할 수 있다. 제1 얇아진 절연층(41)과 제2 절연층(50)의 경계면이 점선으로 표시되었다.
도 9b를 참조하면, 상기 방법은 제2 절연층(50) 상에 제3 절연층(60)을 형성하는 것을 포함할 수 있다. 제3 절연층(60)은 셀 필드 트렌치(30C)를 완전히 채울 수 있다. 제3 절연층(60)은 NMOS 영역(NA) 및 PMOS 영역(PA)의 제2 절연층(50) 상에 컨포멀하게 형성될 수 있다.
도 9c를 참조하면, 상기 방법은 제3 절연층(60) 상에 NMOS 필드 트렌치(30N) 및 PMOS 필드 트렌치(30P)를 채우는 필링 절연물(90)을 형성하는 것을 포함할 수 있다.
도 9d를 참조하면, 상기 방법은 평탄화 공정을 수행하여 필링 절연물(90), 제3 절연층(60), 제2 절연층(50), 제1 절연층(40) 및 제1 얇아진 절연층(41)의 상부들을 부분적으로 제거하여 기판(10)의 표면을 노출시키는 것을 포함할 수 있다. 제2 절연층(50) 및 제1 얇아진 절연층(41)의 상단부들은 제3 절연층(60)의 상면, 및/또는 기판(10)의 표면보다 낮게 위치할 수 있다. 셀 영역(CA) 내에서 제1 얇아진 절연층(41), 제2 절연층(50), 및 제3 절연층(60)은 셀 필드 절연물(80C)을 형성할 수 있고, NMOS 영역(NA) 내에서 제1 얇아진 절연층(41), 제2 절연층(50), 제3 절연층(60), 및 필링 절연물(90)은 NMOS 필드 절연물(80N)을 형성할 수 있고, 및 PMOS 영역(PA) 내에서 제1 절연층(40), 제2 절연층(50), 제3 절연층(60), 및 필링 절연물(90)은 PMOS 필드 절연물(80P)을 형성할 수 있다. 이후, 게이트 절연층, 터널링 절연층, 또는 층간 절연막을 형성하는 공정이 수행될 수 있다.
도 10a 내지 10h는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 개략적인 종단면도들이다.
도 10a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판(10) 상에 트렌치 마스크(20)를 형성하고, 필드 트렌치(30)를 형성하고, 제1 절연층(40)을 형성하는 것을 포함할 수 있다. 트렌치 마스크(20)는 단층 또는 다층의 무기물을 포함할 수 있다. 예를 들어, 트렌치 마스크(20)는 실리콘 산화물, SOH (spin on hardmask), 실리콘 질화물, 또는 실리콘 산질화물 같은 무기물들을 포함할 수 있다. 트렌치 마스크(20)는 기판(10)의 일부를 노출시킬 수 있다. 필드 트렌치(30)는 트렌치 마스크(20)를 식각 마스크로 이용하여 기판(10)의 일부를 선택적으로 식각하여 형성될 수 있다. 필드 트렌치(30)의 내벽들은 테이퍼질 수 있으나, 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상기 측벽들이 수직하는 것으로 가정, 도시된다.
제1 절연층(40)은 필드 트렌치(30)의 내벽들 및 바닥, 및 트렌치 마스크(20)의 측벽들 및 상면 상에 컨포멀하게 형성될 수 있다. 제1 절연층(40)은 필드 트렌치(30)의 바닥에 가까울수록 얇고 트렌치 마스크(20)의 상부에 가까울수록 두껍게 형성될 수 있다. 제1 절연층(40)은 원자층 증착 방법을 이용하여 형성될 수 있다. 제1 절연층(40)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 절연층(40)을 형성한 후, 열적 안정화 공정이 수행될 수 있다. 열적 안정화 공정은 필드 트렌치(30)와 제1 절연층(40)의 경계면을 산화시켜 기판(10)과 제1 절연층(40)의 계면 특성 및 본딩 특성을 개선할 수 있다. 열적 안정화 공정은 생략될 수도 있다.
도 10b를 참조하면, 상기 방법은 제1 절연층(40)의 표면을 부분적으로 제거하여 제1 얇아진 절연층(41)을 형성하는 것을 포함할 수 있다. 제1 얇아진 절연층(41)을 형성한 후, 열적 안정화 공정이 수행될 수도 있다. 제거되기 전의 제1 절연층(40)이 점선으로 표시되었다. 제1 절연층(40)은 필드 트렌치(30)의 바닥에 가까울수록 적게 제거되고 트렌치 마스크(20)의 상부에 가까울수록 많이 제거될 수 있다. 제1 절연층(40)의 표면을 부분적으로 제거하는 것은 불산, 버퍼 산화물 식각제, 또는 인산 등의 식각액을 이용한 습식 식각 공정, 및/또는 탄소와 불소를 포함하는 가스를 이용한 건식 식각 공정을 포함할 수 있다.
도 10c를 참조하면, 상기 방법은 제1 얇아진 절연층(41) 상에 제2 절연층(50)을 형성하는 것을 포함할 수 있다. 제2 절연층(50)은 원자층 증착 방법을 이용하여 형성될 수 있다. 제2 절연층(50)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 제1 절연층(40)과 제2 절연층(50)은 서로 다른 물질을 포함할 수 있다. 제2 절연층(50)도 필드 트렌치(30)의 바닥에 가까울수록 얇고 트렌치 마스크(20)의 상부에 가까울수록 두껍게 형성될 수 있다.
도 10d를 참조하면, 상기 방법은 제2 절연층(50)의 표면을 부분적으로 제거하여 제2 얇아진 절연층(51)을 형성하는 것을 포함할 수 있다. 제2 절연층(50)도 필드 트렌치(30)의 바닥에 가까울수록 적게 제거되고 트렌치 마스크(20)의 상부에 가까울수록 많이 제거될 수 있다. 제2 절연층(50)의 표면을 부분적으로 제거하는 것은 불산, 버퍼 산화물 식각제, 또는 인산 등의 식각액을 이용한 습식 식각 공정, 및/또는 탄소와 불소를 포함하는 가스를 이용한 건식 식각 공정을 포함할 수 있다. 제거되기 전의 제2 절연층(50)이 점선으로 표시되었다.
도 10e를 참조하면, 상기 방법은 제2 얇아진 절연층(51) 상에 제3 절연층(60)을 형성하는 것을 포함할 수 있다. 제3 절연층(60)은 필드 트렌치(30)를 완전히 채울 수 있다. 제3 절연층(60)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제3 절연층(60)은 원자층 증착 공정, 화학 기상 증착 공정, 또는 갭필 공정을 이용하여 형성될 수 있다. 제2 얇아진 절연층(51)과 제2 절연층(50)의 경계면이 점선으로 표시되었다.
도 10f를 참조하면, 상기 방법은 평탄화 공정을 수행하여 제3 절연층(60), 제2 얇아진 절연층(51), 및 제1 얇아진 절연층(41)의 상부들을 제거하여 트렌치 마스크(20)의 상면을 노출시키는 것을 포함할 수 있다. 평탄화 공정은 CMP 및/또는 에치-백 공정을 포함할 수 있다.
도 10g를 참조하면, 상기 방법은 트렌치 마스크(20)를 제거하는 것을 포함할 수 있다. 트렌치 마스크(20)는 희석된 불산(HF)을 이용한 습식 식각 공정 또는 탄소와 불소를 포함하는 가스를 이용한 건식 식각 공정을 통하여 제거될 수 있다. 이 공정에서, 제1 얇아진 절연층(41)의 상단이 기판(10)의 표면보다 낮아질 수 있다.
도 10h를 참조하면, 상기 방법은 전면적으로 층간 절연막(95)을 형성하는 것을 포함할 수 있다. 층간 절연막(95)은 CVD 공정 또는 코팅 공정을 이용하여 두껍게 형성될 수 있다. 층간 절연막(95)은 실리콘 산화물을 포함할 수 있다. 이후, 평탄화 공정, 선택적 식각 공정, 또는 증착 공정들이 수행될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 제1 절연층(40) 및 제2 절연층을 필드 트렌치(30) 내에 증착하는 공정과 부분적으로 제거하는 공정을 적어도 1회 이상 각각 반복함으로써 필드 트렌치(30)의 내벽 상에 컨포멀하게 제1 얇아진 절연층(41) 및 제2 얇아진 절연층(51)을 형성할 수 있으므로, 필드 트렌치(30) 내에 보이드(void) 없는 STI를 제공할 수 있다.
도 11a는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 11a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함할 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다.
도 11b은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 메모리 카드(2200)을 개념적으로 도시한 도면이다. 도 11b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)은, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 11c는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 11c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20)은 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나는 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 11d는 본 발명의 기술적 사상이 적용된 일 실시예에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 11d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 11e는 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CA: 셀 영역 NA: NMOS 영역
PA: PMOS 영역 10: 기판
20: 트렌치 마스크 25: 마스크 패턴
30: 필드 트렌치 30C: 셀 필드 트렌치
30N: NMOS 필드 트렌치 30P: PMOS 필드 트렌치
40: 제1 절연층 41: 제1 얇아진 절연층
42: 산화물 층 43: 얇아진 산화물 층
44: 제1 산화물 층 45: 제1 얇아진 산화물 층
50: 제2 절연층 51: 제1 얇아진 절연층
54: 제2 산화물 층 55: 제2 얇아진 산화물 층
60: 제3 절연층 62: 질화물 층
63: 얇아진 질화물 층 64: 제1 질화물 층
65: 제1 얇아진 질화물 층 74: 제2 질화물 층
75: 제2 얇아진 질화물 층 80: 필드 절연물
80C: 셀 필드 절연물 80N: NMOS 필드 절연물
80P: PMOS 필드 절연물 90: 필링 절연물
95: 층간 절연막

Claims (10)

  1. 실리콘 기판 내에 필드 트렌치를 형성하고,
    상기 필드 트렌치 내에 제1 산화물 층을 형성하고,
    상기 제1 산화물 층의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층을 형성하고, 및
    상기 제1 얇아진 산화물 층 상에 제1 질화물 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 산화물 층은 원자층 증착 방법을 이용하여 형성된 실리콘 산화물을 포함하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제1 산화물 층을 형성한 후, 상기 제1 산화물 층을 관통하여 상기 기판 내에 산소 이온 또는 산소 라디칼을 공급하는 산화 공정을 수행하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1 산화물 층의 표면은 불산을 포함하는 습식 식각 용액을 이용하여 부분적으로 제거되는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1 질화물 층은 원자층 증착 방법을 이용하여 형성된 실리콘 질화물을 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1 질화물 층의 표면을 부분적으로 제거하여 제1 얇아진 질화물 층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 제1 얇아진 질화물 층 상에 상기 필드 트렌치를 완전히 채우는 제2 질화물 층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 셀 영역, NMOS 영역, 및 PMOS 영역을 갖는 기판을 준비하고,
    상기 셀 영역, 상기 NMOS 영역, 및 상기 PMOS 영역 에 해당하는 상기 기판 내에 셀 필드 트렌치, NMOS 필드 트렌치, 및 PMOS 필드 트렌치를 형성하고,
    상기 셀 필드 트렌치, 상기 NMOS 필드 트렌치, 및 상기 PMOS 필드 트렌치 내에 제1 산화물 층을 형성하고,
    상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 노출시키고 상기 PMOS 필드 트렌치을 덮는 마스크 패턴을 형성하고,
    상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 내에 노출된 상기 제1 산화물 층의 표면을 부분적으로 제거하여 제1 얇아진 산화물 층을 형성하고,
    상기 마스크 패턴을 제거하고, 및
    상기 셀 필드 트렌치 및 상기 NMOS 필드 트렌치 내의 제1 얇아진 산화물 층 및 상기 PMOS 필드 트렌치 내의 제1 산화물 층 상에 제1 질화물 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 제1 질화물 층은 상기 셀 필드 트렌치를 완전히 채우고, 상기 NMOS 필드 트렌치 내부의 상기 제1 얇아진 산화물 층 및 상기 PMOS 필드 트렌치 내부의 상기 제1 산화물 층 상에 컨포멀하게 형성되는 반도체 소자 제조 방법.
  10. 제8항에 있어서,
    상기 NMOS 필드 트렌치 및 상기 PMOS 필드 트렌치의 내부들을 완전히 채우는 실리콘 산화물을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
KR1020130014456A 2013-02-08 2013-02-08 Ｓｔｉ를 가진 반도체 소자 제조 방법 KR102037869B1 (ko)

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