KR20090074468A - 반도체 소자의 형성방법 - Google Patents

반도체 소자의 형성방법 Download PDF

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KR20090074468A KR1020080000264A KR20080000264A KR20090074468A KR 20090074468 A KR20090074468 A KR 20090074468A KR 1020080000264 A KR1020080000264 A KR 1020080000264A KR 20080000264 A KR20080000264 A KR 20080000264A KR 20090074468 A KR20090074468 A KR 20090074468A
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김형환
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이훈
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Abstract

본 발명은 게이트 절연막의 성장을 방해하는 디스칼라(discolor)를 제거하여 게이트 절연막의 불완전한 성장을 방지할 수 있는 반도체 소자의 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판의 PMOS 및 NMOS 트랜지스터 형성 영역 각각에 트렌치를 형성하는 단계와, NMOS 트랜지스터 형성 영역상에 라이너 절연막을 형성하는 단계와, 트렌치가 매립되도록 전면에 소자분리용 절연막을 형성하는 단계와, 트렌치 외부의 소자분리용 절연막과 라이너 절연막을 제거하여 소자분리막을 형성하는 단계와, 소자분리막에 의해 정의된 활성 기판을 일정 두께 식각하는 단계를 포함하는 반도체 소자의 형성방법을 제공한다.
디스칼라, 게이트 절연막, 모트

Description

반도체 소자의 형성방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, STI(Shallow Trench Isolation) 공정을 수반하는 반도체 소자의 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 STI 공정은 기판상에 패드 산화막과 패드 질화막을 순차적으로 형성하고, 패드 질화막과 패드 산화막 및 기판의 일부를 식각하여 트렌치를 형성한 다음, 산화(oxidation) 공정으로 트렌치 측벽에 측벽 산화막을 형성하고 전면에 라이너 질화막과 라이너 산화막을 순차적으로 형성한 후에, 트렌치가 매립되도록 절연막을 형성하고 패드 질화막이 노출되도록 평탄화 공정을 수행하는 순으로 진행되며, 이에 따라 트렌치 내부에 고립되는 소자분리막을 형성할 수 있게 된다.
이와 같은 방법에 의해 만들어진 소자분리막에 있어서, 라이너 질화막은 후속의 게이트 절연막 형성을 위한 산화 공정에서 산소 소오스가 소자분리막을 관통하는 것을 방지하기 위한 것으로, 누설전류량의 감소에 기여하여 디램의 리프레 시(refresh) 특성을 향상시키는 기능을 한다.
NMOS 트랜지스터 형성 영역에서의 라이너 질화막은 문제가 없지만, PMOS 트랜지스터 형성 지역에서의 라이너 질화막은 핫 전자(hot electron)를 트랩(trap)하여 활성 기판 표면에 홀(hole)에 대한 인력을 발생시키며, 이에 따라 채널폭을 감소시키는 핫 전자에 기인한 펀치쓰루(Hot Electron Induced Punchthrough, HEIP) 현상을 야기할 수 있다.
이러한 문제를 해결하기 위하여, PMOS 트랜지스터 형성 영역의 라이너 질화막을 선택적으로 제거하는 기술이 도입되었다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 형성방법을 설명하도록 한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성방법을 나타낸 공정 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)의 NMOS 트랜지스터 형성 영역(NMOS) 및 PMOS 트랜지스터 형성 영역(PMOS)상에 패드 산화막(11)과 패드 질화막(12)을 차례로 형성한 다음, 패드 질화막(12)과 패드 산화막(11) 및 기판(10)의 일부를 식각하여 트렌치(13)를 형성한다.
이어서, 산화(oxdation) 공정을 수행하여 트렌치(13) 내부의 기판(10)상에 측벽 산화막(14)을 형성하고, 전면에 라이너 질화막(15)과 라이너 산화막(16)을 차례로 형성한다.
그 다음, 전면에 포토레지스트를 도포하고 PMOS 트랜지스터 형성 영역(PMOS) 을 오픈하는 PMOS 영역 오픈 마스크(미도시)를 이용한 노광 및 현상 공정으로 포토레지스트를 패터닝하여 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 PMOS 트랜지스터 형성 영역(PMOS)의 라이너 산화막(16)과 라이너 질화막(15)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(PR)을 제거한 다음, 트렌치(13)가 매립되도록 전면에 소자분리용 절연막(17)을 형성한다.
일반적으로, 소자분리용 절연막(17)에 적용되는 물질로는 BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 산화막이 이용되고 있으나, 고집적화로 트렌치(13)의 종횡비(aspect ratio)가 증가함에 따라서 갭필 마진(gap fill)을 확보하기 어렵게 되었다. 즉, 트렌치(13)의 높이가 증가되거나 폭이 줄어들면서 보이드(void)없이 미세한 트렌치(13)에 절연막을 갭필하는데 한계가 있다. 이에, 유동성을 갖는 SOD(Spin On Dielectrice)막을 이용하여 트렌치(13)를 갭필하는 방안이 제안되었다.
SOD막은 갭필 특성이 우수하다는 장점이 있으나, 밀도가 매우 낮아 후속 식각 공정 및 세정 공정에서 심하게 손실되는 바, SOD막을 이용하여 소자분리용 절연막(17)을 형성한 후에는 치밀화(densification) 공정을 실시해야 한다. 치밀화 공정으로는 수증기(H2O) 분위기에서 700 내지 900℃로 열처리 하는 습식 어닐링 공정을 사용한다.
이어서, 도 1d에 도시된 바와 같이, 패드 질화막(12)이 노출되도록 소자분리용 절연막(17)과 라이너 산화막(16) 및 라이너 질화막(15)을 전면 식각하여 트렌치(13) 내부에 고립되는 소자분리막(17A)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 패드 질화막(12)과 패드 산화막(11)을 제거하여, 활성 기판(10)을 노출시킨다.
이때, 패드 산화막(11)은 습식 크리닝 공정을 사용하여 제거할 수 있다.
이어서, 도 1f에 도시된 바와 같이, 노출된 활성 기판(10)을 산화시키어 게이트 절연막(18)을 형성한다.
그러나, 상술한 종래 기술은 소자분리용 절연막(17) 치밀화 공정시 크이 효과(kooi's effect)에 의해 PMOS 트랜지스터 형성 영역(PMOS)의 트렌치 상측 모서리 부분의 활성 기판(10)에 디스칼라(discolor, 100)가 발생되며, 이 디스칼라(100)의 방해를 받아 게이트 절연막(18)이 불완전하게 성장되어 게이트 절연막(18)의 브레이크다운(breakdown) 특성이 열화되는 문제점이 있다.
구체적으로, 도 1d에 도시된 소자분리용 절연막(17) 치밀화 공정에서 사용되는 수증기(H2O)가 패드 질화막(12)과 반응하여 암모니아 기체(NH3)가 생성된다(아래 화학식 1 참조).
Si3N4 + H2O → SiO2(↓) +NH3(↑)
이때, 라이너 질화막(15)이 남아있는 NMOS 트랜지스터 형성 영역(NMOS)에서 는 문제가 되지 않지만, 라이너 질화막(15)이 제거된 PMOS 트랜지스터 형성 영역(PMOS)에서는 암모니아 기체(NH3)가 소자분리용 절연막(17)과 측벽 산화막(14)을 통해 하부로 침투해 트렌치(13) 상측 모서리 부분 활성 기판(10)의 실리콘 입자(Si)와 반응함에 따라 국부적으로 실리콘 질화막(Si3N4)이 형성되는데(아래 화학식 2 참조), 이 실리콘 질화막을 디스칼라(100)라 한다.
NH3 + Si → Si3N4(↓) + H2(↑)
이 같은, 디스칼라(100)는 도 1f에 도시된 게이트 절연막(18) 성장 공정시 게이트 절연막(18)의 성장을 방해하며, 이에 따라 게이트 절연막(18)이 불완전하게 성장되어 게이트 절연막(18)의 브레이크다운(breakdown) 특성이 열화되게 된다.
도 2은 종래 기술의 문제점을 나타낸 사진으로, 게이트 절연막을 형성한 이후에 디스칼라를 관찰할 수 있다.
이는, 게이트 절연막 형성시 디스칼라의 방해를 받아 게이트 절연막이 불완전하게 성장되었음을 의미한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 절연막의 성장을 방해하는 디스칼라를 제거하여 게이트 절연막이 불완전하게 성장되는 현상을 방지함으로써, 게이트 절연막의 브레이크다운 특성을 향상시킬 있는 반도체 소자의 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판의 PMOS 및 NMOS 트랜지스터 형성 영역 각각에 트렌치를 형성하는 단계와, 상기 NMOS 트랜지스터 형성 영역상에 라이너 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 전면에 소자분리용 절연막을 형성하는 단계와, 상기 트렌치 외부의 상기 소자분리용 절연막과 상기 라이너 절연막을 제거하여 소자분리막을 형성하는 단계와, 상기 소자분리막에 의해 정의된 활성 기판을 일정 두께 식각하는 단계를 포함하는 반도체 소자의 형성방법을 제공한다.
본 발명에 의하면, 게이트 절연막을 형성하기 전에 활성 기판을 일정 두께 식각하여 디스칼라를 제거할 수 있으므로 디스칼라로 인해 게이트 절연막이 불완전하게 성장되는 현상을 방지하여 게이트 절연막의 브레이크다운 특성을 향상시킬 수 있다.
또한, 게이트 절연막을 형성하기 전에 활성 기판을 일정 두께 식각하여 모트(moat)를 제거할 수 있으므로 모트로 인해 게이트 절연막의 두께가 불균일해지는 현상을 방지하여 험프(hump) 특성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 나타낸 공정 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 기판(30)의 NMOS 트랜지스터 형성 영역(NMOS) 및 PMOS 트랜지스터 형성 영역(PMOS)상에 패드 산화막(31)과 패드 질화 막(32)을 순차적으로 형성한 다음, 패드 질화막(32)과 패드 산화막(31) 및 기판(30) 일부를 식각하여 트렌치(33)를 형성한다.
이어서, 산화(oxdation) 공정을 수행하여 트렌치(33) 내부의 기판(30)상에 측벽 산화막(34)을 형성하고, 전면에 라이너 질화막(35)과 라이너 산화막(36)을 차례로 형성한다.
그 다음, 전면에 포토레지스트를 도포하고 PMOS 트랜지스터 형성 영역(PMOS)을 오픈하는 PMOS 영역 오픈 마스크(미도시)를 이용한 노광 및 현상 공정으로 포토레지스트를 패터닝하여 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 PMOS 트랜지스터 형성 영역(PMOS)의 라이너 산화막(36)과 라이너 질화막(35)을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 포토레지스트 패턴(PR)을 제거한 다음, 트렌치(33)가 매립되도록 전면에 소자분리용 절연막(37)을 형성한다. 소자분리용 절연막(37)으로는 SOD막을 사용하는 것이 바람직하다.
이어, 700 내지 900℃의 수증기(H2O) 분위기에서 소자분리용 절연막(37)을 치밀화시키기 위한 습식 어닐링 공정을 실시한다.
이때, 쿠이 효과에 의해 PMOS 트랜지스터 형성 영역(PMOS)의 트렌치(33) 상측 코너 부위의 활성 기판(30)에 국부적으로 디스칼라(300)가 형성된다.
즉, 습식 어닐링 공정시 사용된 수증기(H2O)가 패드 질화막(32)과 반응하여 암모니아 기체(NH3)가 생성된다. 이때, 라이너 질화막(35)이 남아있는 NMOS 트랜지스터 형성 영역(NMOS)에서는 문제가 되지 않지만, 라이너 질화막(35)이 제거된 PMOS 트랜지스터 형성 영역(PMOS)에서는 암모니아 기체(NH3)가 소자분리용 절연막(37)과 측벽 산화막(34)을 통해 하부로 침투하여 트렌치(33) 상측 모서리 부분의 활성 기판(30)의 실리콘 입자(Si)와 반응함에 따라 국부적으로 실리콘 질화막(Si3N4)이 형성되는데, 이를 디스칼라(300)라 한다.
이어서, 도 3d에 도시된 바와 같이, 패드 질화막(32)이 노출되도록 소자분리용 절연막(37)과 라이너 산화막(36) 및 라이너 질화막(35)을 전면 식각하여 트렌치(33) 내부에 고립되는 소자분리막(37A)을 형성한다.
이어서, 도 3e에 도시된 바와 같이, 패드 질화막(32)과 패드 산화막(31)을 제거하여, 활성 기판(30)을 노출시킨다.
패드 산화막(31)은 습식 크리닝 공정을 사용하여 제거할 수 있다.
이어서, 도 3f에 도시된 바와 같이, 활성 기판(30)을 일정 두께 식각하여 디스칼라(00)를 제거한다.
이때, 활성 기판(30)의 식각 두께는 5Å 이상 50Å 이하의 범위가 되도록 한다. 활성 기판(30) 식각시 건식 식각 방법을 사용할 수 있으며, 식각 가스로는 Ar과 O2의 혼합 가스, CF4와 O2의 혼합가스 및 NF3와 O2의 혼합가스 중 어느 하나 이상을 사용할 수 있다. 그리고, 활성 기판(30) 식각시 산화막과 충분한 선택비를 갖도록 하여, 측벽 산화막(34)의 손실이 최소화되도록 한다.
도 3f에 도시된 공정에서, 기판(30)이 표면으로부터 일정 두께만큼 식각됨에 따라, 기판(30)에 발생된 모트(moat, 미도시)도 함께 제거된다.
모트(moat)는 막질들간 식각 선택비 차이로 인해 발생될 수 있다. 예를 들어, 패드 산화막(31)을 제거하기 위한 상기 습식 크리닝 공정(도 3e 참조)시 기판(30)은 식각되지 않고 측벽 산화막(34)은 식각되어 하부로 꺼지게 되는데, 이러한 형상을 모트라 한다. 비단, 모트는 상기 습식 크리닝 공정에서뿐만 아니라 식각 선택비 차이를 갖는 모든 공정에서 발생될 수 있다.
이어서, 도 3g에 도시된 바와 같이, 활성 기판(30)상에 게이트 절연막(38)을 형성한다.
이때, 디스칼라(300) 및 모트가 제거된 상태이므로, 게이트 절연막(38)이 불완전하게 성장되는 현상 및 게이트 절연막(38)의 두께가 불균일해지는 현상이 방지된다.
본 발명에 의하면, 게이트 절연막(38)을 형성하기 전에 디스칼라(300)를 제거하여 디스칼라(300)의 방해로 인해 게이트 절연막(38)이 불완전하게 성장하는 현상을 방지할 수 있으며, 이에 따라 게이트 절연막(38) 브레이크 다운 특성이 향상된다. 또한, 게이트 절연막(38)을 형성하기 전에 모트를 제거하여 모트로 인해 게이트 절연막(38)의 두께가 불균일해지는 현상이 방지되며, 이에 따라 험프 특성이 향상된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성방법을 나타낸 공정 단면도들.
도 2은 종래 기술의 문제점을 나타낸 사진.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 나타낸 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31 : 패드 산화막
32 : 패드 질화막
33 : 트렌치
34 : 측벽 산화막
35 : 라이너 질화막
36 : 라이너 산화막
37A : 소자분리막
38 : 게이트 절연막
300 : 디스칼라

Claims (12)

  1. 기판의 PMOS 및 NMOS 트랜지스터 형성 영역 각각에 트렌치를 형성하는 단계;
    상기 NMOS 트랜지스터 형성 영역상에 라이너 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 전면에 소자분리용 절연막을 형성하는 단계;
    상기 트렌치 외부의 상기 소자분리용 절연막과 상기 라이너 절연막을 제거하여 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의된 활성 기판을 일정 두께 식각하는 단계
    를 포함하는 반도체 소자의 형성방법.
  2. 제 1항에 있어서,
    상기 활성 기판을 일정 두께 식각하는 단계에서, 식각되는 상기 활성 기판의 두께가 5 내지 50Å의 범위인 반도체 소자의 형성방법.
  3. 제 1항에 있어서,
    상기 활성 기판을 일정 두께 식각하는 단계에서, 건식 식각 공정을 사용하는 반도체 소자의 형성방법.
  4. 제 3항에 있어서,
    상기 건식 식각시 식각 가스로는 Ar과 O2의 혼합 가스, CF4와 O2의 혼합가스 및 NF3와 O2의 혼합가스 중 어느 하나 이상을 사용하는 반도체 소자의 형성방법.
  5. 제 1항에 있어서,
    상기 NMOS 트랜지스터 형성 영역상에 상기 라이너 절연막을 형성하는 단계는,
    상기 NMOS 및 상기 PMOS 트랜지스터 형성 영역상에 상기 라이너 절연막을 형성하는 단계;
    상기 NMOS 트랜지스터 형성 영역을 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 PMOS 트랜지스터 형성 영역의 상기 라이너 절연막을 제거하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하는 반도체 소자의 형성방법.
  6. 제 1항 또는 제 5항에 있어서,
    상기 라이너 절연막을 라이너 질화막과 라이너 산화막을 적층하여 형성하는 반도체 소자의 형성방법.
  7. 제 1항에 있어서,
    상기 소자분리용 절연막을 형성하는 단계 이후에, 상기 소자분리용 절연막을 치밀화시키기 위한 습식 어닐링 공정을 실시하는 단계를 더 포함하는 반도체 소자의 형성방법.
  8. 제 7항에 있어서,
    상기 습식 어닐링 공정시 상기 PMOS 트랜지스터 형성 영역의 상기 트렌치 상측 코너 부위의 상기 활성 기판에 실리콘 질화막이 형성되는 반도체 소자의 형성방법.
  9. 제 8항에 있어서,
    상기 실리콘 질화막을 상기 기판을 일정 두께 식각하는 단계에서 제거하는 반도체 소자의 형성방법.
  10. 제 1항에 있어서,
    상기 트렌치를 형성하기 전에 상기 기판상에 패드 산화막과 패드 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  11. 제 1항 또는 제 10항에 있어서,
    상기 활성 기판을 식각하기 전에, 상기 기판상에 형성된 상기 패드 질화막과 패드 산화막을 제거하여 상기 활성 기판을 노출시키는 반도체 소자의 형성방법.
  12. 제 1항에 있어서,
    상기 라이너 절연막을 형성하기 전에 상기 트렌치 내부의 상기 기판상에 측벽 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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US9184086B2 (en) 2013-02-08 2015-11-10 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device having shallow trench isolation (STI)
CN107871706A (zh) * 2017-11-24 2018-04-03 睿力集成电路有限公司 浅沟槽隔离结构及其制作方法

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