KR100569510B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막 형성시 활성 영역을 식각하여 트렌치를 형성한 후 상기 트렌치에 SEG 실리콘층을 형성함으로써 소자 분리막 갭필 과정에서 발생되는 보이드를 방지하며, 소자 분리막 가장자리의 모트를 개선하여 트랜지스터의 신뢰성을 확보하는 기술이다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 패드 산화막
30, 120 : 패드 질화막 40 : 소자 분리용 산화막
50, 130 : 트렌치 60 : SEG 실리콘층
70 : 갭필 절연막 140 : 측벽 산화막
150 : 라이너 산화막 160 : 라이너 질화막
170 : HDP 산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 활성 영역 을 식각하여 트렌치를 형성한 후 상기 트렌치에 SEG 실리콘층을 형성함으로써 반도체 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다.
도 1b를 참조하면, 패드 질화막(120), 패드 산화막(110) 및 반도체 기판(100)을 식각하여 소자 분리용 트렌치(130)를 형성한다.
도 1c를 참조하면, 트렌치(130)의 측벽에 측벽 산화막(140)을 형성한다.
도 1d를 참조하면, 트렌치(130)를 포함한 반도체 기판 전면에 라이너 산화막(150) 및 라이너 질화막(160)을 순차적으로 형성한다.
도 1e를 참조하면, 전체 표면 상부에 상기 트렌치를 매립하는 HDP 산화막(170)을 형성한다.
도 1f를 참조하면, 패드 질화막(120)을 노출시키는 평탄화 식각 공정을 실시한다.
도 1g를 참조하면, 패드 질화막(120)을 제거하는 식각 공정을 수행하여 소자 분리막을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법은, 활성 영역을 식각하여 트렌치를 형성하고 상기 트렌치를 HDP 산화막으로 매립하여 소자 분리막을 형성하는 방법이다. 그러나, 반도체 소자의 크기가 작아짐에 따라 상기 소 자 분리막의 깊이는 유지되면서 활성영역의 폭은 감소되어 소자의 종횡비가 증가하여, 갭필(Gap fill)시 보이드가 발생하고 상기 보이드로 인하여 배리어의 특성이 악화되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 소자의 소자 분리막 형성시 활성 영역을 식각하여 트렌치를 형성한 후 상기 트렌치에 SEG 실리콘층을 형성함으로써 소자 분리막 갭필(Gap fill)시 발생되는 보이드를 방지하며, 소자 분리막 가장자리의 모트를 개선하여 트랜지스터의 신뢰성을 확보한다.
또한, 모트 부분의 라이너 질화막의 손상을 방지하여 핫 일렉트론의 발생이 억제되어 펀치 쓰루(Punch through) 특성 및 전류 특성이 개선되며, 공정의 단계가 단순화되어 리플레쉬 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은
반도체 기판 상부에 패드 산화막, 패드 질화막 및 소자 분리용 산화막을 순차적으로 형성하는 단계와,
활성 영역으로 예정된 부분의 상기 소자 분리용 산화막, 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치 내에 SEG 실리콘층을 성장시켜 활성영역을 형성하는 단계와,
상기 트렌치 측벽과 상기 SEG 실리콘층 사이 갭(Gap)을 포함하는 전체 표면 상부에 갭필(Gap fill) 절연막을 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 2a을 참조하면, 반도체 기판(10) 상부에 패드 산화막(20), 패드 질화막 (30)및 소자 분리용 산화막(40)을 순차적으로 형성한 후 활성 영역으로 예정된 부분의 소자 분리용 산화막(40), 패드 질화막(30), 패드 산화막(20) 및 소정 두께의 반도체 기판(10)을 식각하여 트렌치(50)를 형성한다.
패드 산화막(20)은 270 내지 330Å의 두께로 형성하며, 패드 질화막(30)은 90 내지 110Å의 두께로 형성하며, 소자 분리용 산화막(40)은 3500 내지 4500Å의 두께로 형성하는 것이 바람직하다. 또한, 반도체 기판(10)은 90 내지 110Å의 깊이로 식각하는 것이 바람직하다.
도 2b를 참조하면, 트렌치(50) 내에 SEG 실리콘층(60)을 성장시켜 활성영역을 형성한다.
여기서, SEG 실리콘층(60)을 형성하기 전에 H2 및 N2의 혼합물질을 이용하여 반도체 기판(10)을 세정 하는 것이 바람직하며, SEG 실리콘층(60)은 트렌치(50)의 측벽을 성장 장벽으로하여 형성하되, SEG 실리콘층(60) 및 소자 분리용 산화막(40) 사이에 갭(Gap)이 형성된다.
도 2c을 참조하면, 트렌치(50)측벽과 SEG 실리콘층(60) 사이 갭(Gap)을 포함하는 전체 표면 상부에 갭필(Gap fill) 절연막(70)을 형성한다.
여기서, 갭필(Gap fill) 절연막(70)은 라이너 산화막(미도시) 및 라이너 질화막(미도시)으로 형성하거나, 라이너 산화막(미도시)을 전체 표면에 형성하고 이를 질화시켜 산화질화막을 형성한다.
갭필(Gap fill) 절연막(70)은 라이너 산화막(미도시)을 800 내지 1200℃의 온도로 10초 내지 120초동안 O2 및 H2 / O2 혼합가스 중 선택된 어느 하나를 사용하여 수행하여 급속 열처리 공정으로 형성하며, 라이너 질화막(미도시)을 800 내지 1200℃의 온도로 10초 내지 600초동안 NH3, NO 및 N2O 가스 중 선택된 어느 하나를 사용하여 급속 열처리 공정으로 형성한다.
여기서, 라이너 산화막(미도시) 및 라이너 질화막(미도시)의 형성은 인시투(In-situ)공정으로 진행할 수도 있으며, 상기 인시투(In-situ) 공정의 온도 변화율은 1℃/sec 내지 200℃/sec 인 것이 바람직하다.
또한, 갭필(Gap fill) 절연막(70)은 라이너 산화막(미도시)으로 매립하고 라이너 산화막(미도시)을 질화시켜 산화질화막을 형성한다. 라이너 산화막(미도시)을 질화시키는 공정은 급속 열처리 공정으로 수행하거나 퍼니스 어닐링 공정을 수행하는 것이 바람직하며, 상기 급속 열처리 공정은 800 내지 1200℃의 온도로, 10초 내지 600초동안 NH3, NO 및 N2O 가스 중 선택된 어느 하나를 이용하여 수행한다.
또한, 상기 급속 열처리 공정의 온도 변화율은 1℃/sec 내지 200℃/sec인 것이 바람직하다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 소자의 크기가 작아짐에 따라 소자 분리막 갭필(Gap fill)시 발생되는 보이드를 방지하며, 소자 분리막 가장자리의 모트를 개선하여 트랜지스터의 신뢰성을 확보하는 효과가 있다.
또한, 모트 부분의 라이너 질화막의 손상을 방지하여 핫 일렉트론의 발생이 억제되어 펀치 쓰루(Punch through) 특성 및 전류 특성이 개선되며, 공정의 단계가 단순화되어 리플레쉬 특성을 향상시키는 효과가 있다.

Claims (15)

  1. 반도체 기판 상부에 패드 산화막, 패드 질화막 및 소자 분리용 산화막을 순차적으로 형성하는 단계;
    활성 영역으로 예정된 부분의 상기 소자 분리용 산화막, 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 SEG 실리콘층을 성장시켜 활성영역을 형성하는 단계; 및
    상기 트렌치 측벽과 상기 SEG 실리콘층 사이 갭(Gap)을 포함하는 전체 표면 상부에 갭필(Gap fill) 절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 270 내지 330Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막은 90 내지 110Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 소자 분리용 산화막은 3500 내지 4500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 90 내지 110Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 SEG 실리콘층을 형성하기 전에 H2 및 N2의 혼합물질을 이용하여 상기 반도체 기판 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 갭필(Gap fill) 절연막은 라이너 산화막을 전체 표면에 형성하고 이를 질화시켜 산화질화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 라이너 산화막을 질화시키는 공정은 급속 열처리 공정으로 수행하거나 퍼니스 어닐링 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 8 항에 있어서,
    상기 급속 열처리 공정은 800 내지 1200℃의 온도로, 10초 내지 600초동안 NH3, NO 및 N2O 가스 중 선택된 어느 하나를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 8 항에 있어서,
    상기 급속 열처리 공정의 온도 변화율은 1℃/sec 내지 200℃/sec인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 갭필(Gap fill) 절연막은 라이너 산화막 및 라이너 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 11 항에 있어서,
    상기 라이너 산화막 및 라이너 질화막을 형성하는 단계는 급속 열처리 공정으로 수행하며, 인시투(In-situ) 공정으로 진행하는 것을 특징으로 하는 반도체 소 자의 소자 분리막 형성 방법.
  13. 제 12 항에 있어서,
    상기 인시투(In-situ) 공정의 온도 변화율은 1℃/sec 내지 200℃/sec인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 12 항에 있어서,
    상기 라이너 산화막 형성 급속 열처리 공정은 800 내지 1200℃의 온도로 10초 내지 120초동안 O2 및 H2 / O2 혼합가스 중 선택된 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 공정.
  15. 제 12 항에 있어서,
    상기 라이너 질화막 형성 급속 열처리 공정은 800 내지 1200℃의 온도로 10초 내지 600초동안 NH3, NO 및 N2O 가스 중 선택된 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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