JP2005322859A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005322859A JP2005322859A JP2004141584A JP2004141584A JP2005322859A JP 2005322859 A JP2005322859 A JP 2005322859A JP 2004141584 A JP2004141584 A JP 2004141584A JP 2004141584 A JP2004141584 A JP 2004141584A JP 2005322859 A JP2005322859 A JP 2005322859A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- buried
- film
- semiconductor device
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
【課題】被埋め込み部への埋め込み用絶縁膜の埋め込み特性を向上させ、良好な埋め込み構造を形成することができる半導体装置およびその製造方法を提供する。
【解決手段】基板1に形成されたトレンチ5の内壁に下地絶縁膜として、ヘキサクロロジシラン(HCD)Si2 Cl6 を含む原料ガスを用いた化学気相堆積法によりシリコン窒化膜(HCD−シリコン窒化膜)7を形成する。HCD−シリコン窒化膜7を下地絶縁膜として形成した後に、準常圧CVDによりシリコン酸化膜を成膜して、トレンチ5を埋め込む埋め込み用絶縁膜10を形成する。HCD−シリコン窒化膜7により、準常圧CVDの下地依存性が軽減され、トレンチ5内でのシリコン酸化膜の成膜速度が向上し、膜質も向上する。
【選択図】図5
【解決手段】基板1に形成されたトレンチ5の内壁に下地絶縁膜として、ヘキサクロロジシラン(HCD)Si2 Cl6 を含む原料ガスを用いた化学気相堆積法によりシリコン窒化膜(HCD−シリコン窒化膜)7を形成する。HCD−シリコン窒化膜7を下地絶縁膜として形成した後に、準常圧CVDによりシリコン酸化膜を成膜して、トレンチ5を埋め込む埋め込み用絶縁膜10を形成する。HCD−シリコン窒化膜7により、準常圧CVDの下地依存性が軽減され、トレンチ5内でのシリコン酸化膜の成膜速度が向上し、膜質も向上する。
【選択図】図5
Description
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成されたトレンチに埋め込み用絶縁膜が埋め込まれた埋め込み構造を有する半導体装置およびその製造方法に関する。
半導体基板上に形成される素子を電気的に分離する技術として、半導体基板にトレンチを形成し、絶縁膜を埋め込むトレンチ分離構造(Shallow Trench Isolation、以下STI構造と称する) が知られている(特許文献1参照)。
図10〜図12は、従来のSTI構造の作製例を示す工程断面図である。
まず、図10(a)に示すように、例えば、シリコン基板等の半導体基板(以下、単に基板と称する)101上に、シリコン熱酸化膜102およびシリコン窒化膜103からなるトレンチ形成用のマスクパターン104を形成する。
まず、図10(a)に示すように、例えば、シリコン基板等の半導体基板(以下、単に基板と称する)101上に、シリコン熱酸化膜102およびシリコン窒化膜103からなるトレンチ形成用のマスクパターン104を形成する。
次に、図10(b)に示すように、マスクパターン104を用いて、基板101をドライエッチングして、素子分離する領域にトレンチ(溝)105を形成する。
次に、図11(a)に示すように、トレンチ105の内壁に、熱酸化法によりシリコン熱酸化膜106を形成する。次に、図11(b)に示すように、トレンチ105の内部が完全に埋め込まれるように、シリコン酸化膜を堆積させて埋め込み用絶縁膜107を形成する。
次に、図12(a)に示すように、シリコン窒化膜103をストッパとして、余分な埋め込み用絶縁膜107を化学機械研磨(CMP;Chemical Mechanical Polishing )する。続いて、図12(b)に示すように、シリコン窒化膜103をウェットエッチングにより除去する。
最後に、図12(c)に示すように、ウェットエッチングにより、シリコン熱酸化膜102と、埋め込み用絶縁膜107の一部とを除去する。このとき、エッチング後の埋め込み用絶縁膜107の表面高さが、基板101の表面高さからやや高い程度になるように、埋め込み用絶縁膜107はエッチングされる。
図12(c)に示す工程におけるウェットエッチングは等方性であるため、埋め込み用絶縁膜107の側面と、シリコン熱酸化膜102の上面との交差部分108(図12(b)参照)からのエッチングが最も進行する。このため、図12(c)に示すように、埋め込み用絶縁膜107の上面周縁部に凹部109が形成される。このような凹部109の深さは30nm程度である。
以上のようにして、トレンチ105に埋め込み用絶縁膜107が埋め込まれたSTI構造が完成する。
特開2002−289683号公報
近年、LSI素子の微細化とともに、素子分離幅、配線幅等が100nm以下となってきており、素子間、配線層間、電極間等の凹部からなる被埋め込み部を、ボイドやシームの発生を招くことなく、十分な電気的分離耐性が得られるように絶縁膜で埋め込むことが困難となってきている。
例えば、素子分離用のトレンチを埋め込む場合においては、従来、高密度プラズマ(HDP:High Density Plasma )CVD法を用いて、シリコン酸化膜の埋め込みを行い、素子分離を行ってきた。
しかしながら、トレンチ105の幅が100nm以下と狭くなった場合には、HDP−CVDの埋め込み特性では、図11(b)に示すようなボイド110が発生し、図12(c)に示すようにこのボイド110がトレンチ105に残ってしまい、後工程で作製するゲート電極材料がボイド110内に残留し、ゲート間ショート等の不良を起こしてしまうという問題がある。
以上のように、素子分離用に形成した基板表面部分のトレンチ、あるいは配線層間や電極間等の凹部等の被埋め込み部を絶縁物で埋め込む際に、ボイドやシームの発生を防止し、かつ、十分な電気的分離耐性を確保することができる埋め込み構造およびその形成方法が望まれている。
本発明は上記の事情に鑑みてなされたものであり、その目的は、被埋め込み部への埋め込み用絶縁膜の埋め込み特性が良好な埋め込み構造を有し、埋め込み用絶縁膜により電気的分離耐性を確保することが可能な半導体装置を提供することにある。
本発明の他の目的は、被埋め込み部への埋め込み用絶縁膜の埋め込み特性を向上させ、良好な埋め込み構造を形成することができる半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、基板あるいは基板上に形成された被埋め込み部に埋め込み用絶縁膜が埋め込まれた埋め込み構造を有する半導体装置であって、ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法により、前記被埋め込み部の内壁に形成されたシリコン窒化膜を含む下地絶縁膜と、前記下地絶縁膜を介して、前記被埋め込み部を埋め込んで形成された埋め込み用絶縁膜とを有する埋め込み構造を備える。
上記の本発明の半導体装置では、被埋め込み部の内壁に形成された、ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法により形成されたシリコン窒化膜を含む下地絶縁膜により、埋め込み用絶縁膜の埋め込み特性が良好な表面状態が形成される。このような下地絶縁膜を介して、被埋め込み部が埋め込み用絶縁膜により埋め込まれている。
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板あるいは基板上に形成された被埋め込み部に埋め込み用絶縁膜を埋め込んで埋め込み構造を形成する工程を有する半導体装置の製造方法であって、前記被埋め込み部の内壁に、ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法によりシリコン窒化膜を含む下地絶縁膜を形成する工程と、前記下地絶縁膜を介して、前記被埋め込み部を埋め込むように埋め込み用絶縁膜を形成する工程とを有する。
上記の本発明の半導体装置の製造方法では、まず、被埋め込み部の内壁に、ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法によりシリコン窒化膜を含む下地絶縁膜を形成しておく。この下地絶縁膜により、埋め込み用絶縁膜の埋め込み特性が良好な表面状態が形成される。この下地絶縁膜を介して、被埋め込み部を埋め込み用絶縁膜で埋め込むことにより、被埋め込み部が埋め込み用絶縁膜により良好に埋め込まれる。
本発明の半導体装置によれば、被埋め込み部への埋め込み用絶縁膜の埋め込み特性が良好な埋め込み構造を有することから、埋め込み用絶縁膜により電気的分離耐性を確保することができる。
本発明の半導体装置の製造方法によれば、被埋め込み部への埋め込み用絶縁膜の埋め込み特性を向上させ、良好な埋め込み構造を形成することができる。
本発明の半導体装置の製造方法によれば、被埋め込み部への埋め込み用絶縁膜の埋め込み特性を向上させ、良好な埋め込み構造を形成することができる。
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。実施例では、素子分離用に形成した基板表面部分のトレンチ、あるいは配線層間や電極間等の凹部等の被埋め込み部のうち、基板に形成されたトレンチに絶縁膜を埋め込む例について説明する。
図1は、実施例1に係る半導体装置における埋め込み構造の要部断面図である。
図1に示す半導体装置では、シリコン等の半導体基板(以下、単に基板と称する)1の素子分離領域に、トレンチ(被埋め込み部)5が形成されている。トレンチ5の内壁には、シリコン熱酸化膜6が形成されており、さらに、シリコン窒化膜(下地絶縁膜)7が形成されている。
シリコン窒化膜7は、ヘキサクロロジシラン(HCD)Si2 Cl6 を含む原料ガスを用いた化学気相堆積法により形成されたシリコン窒化膜(以下、HCD−シリコン窒化膜と称する)である。HCD−シリコン窒化膜7は、トレンチ5に埋め込まれるシリコン酸化膜の成長速度を促進させる表面状態を作るために設けられている。
HCD−シリコン窒化膜7の膜厚は、例えば、0.5nm〜50nmの範囲が好ましい。0.5nm以上としたのは、シリコン酸化膜の成長速度を促すような優位性のある表面状態を得るためである。50nm以下としたのは、50nm以上であるとトレンチ5が埋まってしまうからである。また、HCD−シリコン窒化膜7の端部は、基板1の表面から100nm以下の距離dだけ離れていることが好ましい。
HCD−シリコン窒化膜7を介して、トレンチ5内にはシリコン酸化膜からなる埋め込み用絶縁膜10が形成されている。埋め込み用絶縁膜10となるシリコン酸化膜は、準常圧CVD(Chemical Vapor Deposition)法により形成されたものである。
トレンチ5内に埋め込まれた埋め込み用絶縁膜10により素子分離絶縁膜が構成され、図示はしないが、素子分離絶縁膜により囲まれた基板1の活性領域に、トランジスタ等の素子が形成される。
次に、上記の実施例1に係る半導体装置の製造方法について、図2〜図6を参照して説明する。
まず、図2(a)に示すように、シリコン等からなる半導体基板(以下、単に基板と称する)1上に、熱酸化法によりシリコン熱酸化膜2を形成し、CVD法によりシリコン窒化膜3を形成する。シリコン窒化膜3を形成するためのCVDでは、例えば、原料ガスとして、ジクロロシラン(DCS)SiH2 Cl2 を用いる。続いて、シリコン窒化膜3上にレジストパターンを形成し、レジストパターンをマスクとしてシリコン窒化膜3およびシリコン熱酸化膜2をエッチングして、シリコン熱酸化膜2およびシリコン窒化膜3からなるマスクパターン4を形成する。その後、レジストパターンを除去する。
次に、図2(b)に示すように、マスクパターン4をマスクとして、RIE(Reactive Ion Etching) 法等のドライエッチングにより基板1を加工して、トレンチ5を形成する。
次に、図2(c)に示すように、熱酸化法により、基板1に形成されたトレンチ5の内壁に、シリコン熱酸化膜6を形成する。このシリコン熱酸化膜6は、トレンチ5の形成のために行ったエッチングにより発生した基板表面の損傷を補償すると同時に、トレンチ5のコーナーを丸めて応力を緩和することで基板1内にディスロケーションが発生することを防ぐためのものである。
次に、図3(a)に示すように、トレンチ5の内壁およびシリコン窒化膜3を被覆して全面に、Si2 Cl6 とNH3 との混合ガスを用いたCVD法によりHCD−シリコン窒化膜7を形成する。HCD−シリコン窒化膜7の成膜温度は380℃から600℃の間で設定される。例えば、HCD−シリコン窒化膜7の成膜条件は、成膜圧力を1.0Torr(133.3Pa)とし、成膜温度を500℃とし、Si2 Cl6 の流量を20sccmとし、NH3 の流量を350sccmとする。
次に、図3(b)に示すように、レジストを塗布することにより、トレンチ5内を埋め込むように、HCD−シリコン窒化膜7上にレジスト膜8を形成する。
次に、図4(a)に示すように、レジスト膜8をドライエッチングして、トレンチ5内のみにレジスト膜8を残す。このとき、レジスト膜8の表面が、基板1の表面から100nm以下だけ離れていることが好ましい。
次に、図4(b)に示すように、ホット燐酸処理により、レジスト膜8から露出した部分のHCD−シリコン窒化膜7を除去する。このとき、HCD−シリコン窒化膜7の剥離方法として、ホット燐酸処理以外に、希フッ酸処理等を用いてもよく、剥離方法については特に限定されない。続いて、図5(a)に示すように、トレンチ5内に残ったレジスト膜8を除去する。
次に、図5(b)に示すように、トレンチ5内を埋め込むように、準常圧CVD法により、シリコン酸化膜SiO2 を堆積させて、埋め込み用絶縁膜10を形成する。このときのCVD条件は、例えば、成膜温度を540℃とし、成膜圧力を600Torr(80.0kPa)とし、原料ガスとしてはTEOS(tetraethylorthosilicate )とオゾンO3
を用いる。原料ガスは、例えば、17リットル/minで流し、原料ガス中のオゾンの割合は、12.5重量%である。
を用いる。原料ガスは、例えば、17リットル/minで流し、原料ガス中のオゾンの割合は、12.5重量%である。
埋め込み用絶縁膜10を成膜するためのCVDとして、準常圧CVD法が好ましいが常圧CVD法であってもよい。尚、本願明細書では、準常圧とは、例えば、100Torr(13.3kPa)以上、常圧(760Torr=101.3kPa)以下とする。
準常圧CVDは、下地依存性が強く、例えばシリコン窒化膜3と同じジクロロシランを原料ガスとして用いたシリコン窒化膜(以下DCS−シリコン窒化膜)を下地絶縁膜として用いると、シリコン酸化膜の埋め込み性が悪く、トレンチ5の幅が狭いとボイドが発生してしまう。
本実施例では、トレンチ5の内壁に下地絶縁膜として、HCD−シリコン窒化膜7を形成していることから、DCS−シリコン窒化膜とは表面状態が異なり、DCS−シリコン窒化膜を用いた場合に比べて、準常圧CVDの下地依存性が軽減され、トレンチ5内でのシリコン酸化膜の成膜速度が向上し、膜質も向上する。本実施例では、HCD−シリコン窒化膜7を下地絶縁膜として形成した後に、準常圧CVDによりシリコン酸化膜を成膜することにより、トレンチ5へボイド等のない良好な埋め込み特性が得られる。
埋め込み用絶縁膜10を成膜した後、例えば、850℃、30分間のアニールを行い、埋め込み用絶縁膜10の緻密化を行う。このときのアニール雰囲気は、酸化雰囲気(例えば、H2 OやO2 等)が好ましい。なお、RTA(Rapid Thermal Anneal) 法を用いてもよい。
次に、図6(a)に示すように、シリコン窒化膜3をストッパとして、余分な埋め込み用絶縁膜10を化学機械研磨(CMP)し、埋め込み用絶縁膜10の表面の平坦化を行う。
次に、図6(b)に示すように、希フッ酸処理等を施し、さらにホット燐酸処理を施すことにより、シリコン窒化膜3を除去する。
最後に、シリコン熱酸化膜2をウェットエッチングにより除去することにより、図1に示す埋め込み構造が完成する。なお、半導体装置の製造における以降の工程としては、基板1の活性領域に、ゲート電極等を形成し、イオン注入によりソースあるいはドレインとなる不純物領域を形成し、層間絶縁膜形成工程、配線形成工程を経て半導体装置が製造される。
上記の実施例1に係る半導体装置の製造方法では、トレンチ5の内壁に下地絶縁膜として、HCD−シリコン窒化膜7を形成していることから、準常圧CVDの下地依存性が軽減され、トレンチ5内でのシリコン酸化膜の成膜速度が向上し、埋め込み用絶縁膜10の膜質も向上する。従って、ボイドやシームの発生を防止して、トレンチ5内に埋め込み用絶縁膜10を埋め込むことができ、歩留り良く半導体装置を製造することができる。
実施例1では、HCD−シリコン窒化膜7の端部が、基板1の表面から100nm以下の距離dだけ離れるように形成する、すなわち基板1の表面から0nm〜100nmまでの位置に形成されたHCD−シリコン窒化膜7を除去するために、図3(b)〜図5(a)に示す工程を行っている。
これは、HCD−シリコン窒化膜7が基板表面まで形成されている場合には、図6(a)に示す工程でシリコン窒化膜3をホット燐酸で除去する際に、HCD−シリコン窒化膜7も除去されてしまい、埋め込み用絶縁膜10とトレンチとの間に空隙が形成されてしまうからである。従って、これを防止するため、HCD−シリコン窒化膜7の端部を基板表面から100nm以下の距離だけ離して形成している。
このようにして作製された半導体装置は、良好な埋め込み構造を備えることから、十分な電気的分離耐性を確保することができ、信頼性の高い半導体装置を実現することができる。
図7は、実施例2に係る半導体装置における埋め込み構造の要部断面図である。なお、実施例1と同様の構成要素には同じ符号を付しており、その説明は省略する。
図7に示す半導体装置では、基板1に形成されたトレンチ(被埋め込み部)5の内壁には、シリコン熱酸化膜6が形成されており、さらに、実施例1と同様にHCD−シリコン窒化膜7が形成されている。
HCD−シリコン窒化膜7の膜厚は、実施例1と同様の理由で、例えば、0.5nm〜50nmの範囲が好ましい。また、実施例1と同様の理由で、HCD−シリコン窒化膜7の端部は、基板1の表面から100nm以下の距離dだけ離れていることが好ましい。
HCD−シリコン窒化膜7を介して、トレンチ5内にはシリコン酸化膜からなる第1埋め込み用絶縁膜11が形成されている。第1埋め込み用絶縁膜11となるシリコン酸化膜は、準常圧CVD法により形成されたものである。
第1埋め込み用絶縁膜11によりアスペクト比が減少したトレンチ5を埋め込むように、シリコン酸化膜からなる第2埋め込み用絶縁膜12が形成されている。第2埋め込み用絶縁膜12となるシリコン酸化膜は、準常圧CVD法により形成されたものである。
トレンチ5内に埋め込まれた埋め込み用絶縁膜11,12により素子分離絶縁膜が構成され、図示はしないが、素子分離絶縁膜により囲まれた基板1の活性領域に、トランジスタ等の素子が形成される。
上記の素子分離のための埋め込み構造を有する半導体装置では、トレンチ5の内壁に形成された、HCD−シリコン窒化膜7は、ジクロロシラン等を用いて形成されたシリコン窒化膜に比べて、トレンチ5内部を埋め込む第1埋め込み用絶縁膜11の成長速度を向上させる。従って、埋め込み用絶縁膜11の埋め込み特性を向上させることができ、ボイドやシームの発生を招くことなく、十分な電気的分離耐性が得られる。
次に、上記の実施例2に係る半導体装置の製造方法について、図8〜図9を参照して説明する。
まず、実施例1と同様にして、図3(a)に示す構造を得た後、図8(a)に示すように、トレンチ5内を埋め込むように、準常圧CVD法により、シリコン酸化膜SiO2 を堆積させて、第1埋め込み用絶縁膜11を形成する。第1埋め込み用絶縁膜11の形成条件は、実施例1の埋め込み用絶縁膜10の成膜のための準常圧CVDと同様の条件でよい。
次に、図8(b)に示すように、希フッ酸処理を行い、第1埋め込み用絶縁膜11と、HCD−シリコン窒化膜7を選択的に除去する。このときのHCD−シリコン窒化膜7の端部は、実施例1と同様に、基板1の表面から100nm以下だけ離れていることが好ましい。第1埋め込み用絶縁膜11により、トレンチ5による基板1の表面段差が緩和される。
次に、図9(a)に示すように、表面段差が緩和された基板1の全面を被覆して、準常圧CVD法により、シリコン酸化膜SiO2 を堆積させて、第2埋め込み用絶縁膜12を形成する。第2埋め込み用絶縁膜12の形成条件は、実施例1の埋め込み用絶縁膜10の成膜のための準常圧CVDと同様の条件でよい。
その後、例えば、850℃、30分間のアニールを行い、埋め込み用絶縁膜11,12の緻密化を行う。このときのアニール雰囲気は、酸化雰囲気(例えば、H2 OやO2 等)が好ましい。なお、RTA(Rapid Thermal Anneal) 法を用いてもよい。
次に、図9(b)に示すように、シリコン窒化膜3をストッパとして、余分な第2埋め込み用絶縁膜12を化学機械研磨(CMP)し、第2埋め込み用絶縁膜12の表面の平坦化を行う。
次に、図9(c)に示すように、希フッ酸処理等を施し、さらにホット燐酸処理を施すことにより、シリコン窒化膜3を除去する。
最後に、シリコン熱酸化膜2をウェットエッチングにより除去することにより、図7に示す埋め込み構造が完成する。なお、半導体装置の製造における以降の工程としては、基板1の活性領域に、ゲート電極等を形成し、イオン注入によりソースあるいはドレインとなる不純物領域を形成し、層間絶縁膜形成工程、配線形成工程を経て半導体装置が製造される。
上記の実施例2に半導体装置の製造方法では、トレンチ5の内壁に下地絶縁膜として、HCD−シリコン窒化膜7を形成して埋め込み特性を良好にした上で、準常圧CVDによりトレンチ5内に第1埋め込み用絶縁膜11を埋め込んでいる。
そして、実施例1と同様の理由で、HCD−シリコン窒化膜7の端部を基板1の表面から100nm以下だけ離すため、HCD−シリコン窒化膜7を覆う第1埋め込み用絶縁膜11と、HCD−シリコン窒化膜7とを除去している。その後、第1埋め込み用絶縁膜11により埋め込まれていないトレンチ5の残りを第2埋め込み用絶縁膜12により埋め込むことにより、埋め込み構造を作製している。
上記の実施例2に係る方法によっても、ボイドやシームの発生を防止して、トレンチ5内に埋め込み用絶縁膜11,12を埋め込むことができ、歩留り良く半導体装置を製造することができる。
また、実施例1と同様に、HCD−シリコン窒化膜7の端部が、基板1の表面から100nm以下の距離dだけ離れるように形成していることから、シリコン窒化膜3の除去の際にHCD−シリコン窒化膜7もエッチングされることが防止される。
このようにして作製された半導体装置は、良好な埋め込み構造を備えることから、十分な電気的分離耐性を確保することができ、信頼性の高い半導体装置を実現することができる。
本発明は、上記の実施形態の説明に限定されない。
実施例では、基板1に形成されたトレンチ5に絶縁膜を埋め込む例について説明したが、基板の上層の配線層間や電極間等の凹部に絶縁膜を埋め込む場合にも適用することができる。また、埋め込み用絶縁膜10,11,12として、NSG(Non-Doped Si Glass)
からなるシリコン酸化膜を採用する例について説明したが、ボロンや燐等の不純物を含有させたシリコン酸化膜を採用することもできる。
実施例では、基板1に形成されたトレンチ5に絶縁膜を埋め込む例について説明したが、基板の上層の配線層間や電極間等の凹部に絶縁膜を埋め込む場合にも適用することができる。また、埋め込み用絶縁膜10,11,12として、NSG(Non-Doped Si Glass)
からなるシリコン酸化膜を採用する例について説明したが、ボロンや燐等の不純物を含有させたシリコン酸化膜を採用することもできる。
また、埋め込み用絶縁膜10,11,12は、準常圧CVD法で成膜することが好ましいが、例えば、HDP−CVD(高密度プラズマCVD)法で形成してもよい。HDP−CVD法は、微細な凹部パターンへの埋め込み性が高いことが特徴であり、電離密度については通常のプラズマCVDに比して2桁高い1011〜1012/cm3 程度の低温プラズマが用いられる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1…基板、2…シリコン熱酸化膜、3…シリコン窒化膜、4…マスクパターン、5…トレンチ、6…シリコン熱酸化膜、7…HCD−シリコン窒化膜、8…レジスト膜、10…埋め込み用絶縁膜、11…第1埋め込み用絶縁膜、12…第2埋め込み用絶縁膜、101…基板、102…シリコン熱酸化膜、103…シリコン窒化膜、104…マスクパターン、105…トレンチ、106…シリコン熱酸化膜、107…埋め込み用絶縁膜、108…交差部分、109…凹部、110…ボイド
Claims (8)
- 基板あるいは基板上に形成された被埋め込み部に埋め込み用絶縁膜が埋め込まれた埋め込み構造を有する半導体装置であって、
ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法により、前記被埋め込み部の内壁に形成されたシリコン窒化膜を含む下地絶縁膜と、
前記下地絶縁膜を介して、前記被埋め込み部を埋め込んで形成された埋め込み用絶縁膜と、
を有する埋め込み構造を備えた
半導体装置。 - 前記埋め込み用絶縁膜は、シリコン酸化膜を含む
請求項1記載の半導体装置。 - 前記埋め込み用絶縁膜は、準常圧化学気相堆積法により形成されたシリコン酸化膜を含む
請求項2記載の半導体装置。 - 前記被埋め込み部は、素子分離用のトレンチを含み、前記下地絶縁膜と前記埋め込み用絶縁膜を有する埋め込み構造により前記基板が素子分離された
請求項1記載の半導体装置。 - 基板あるいは基板上に形成された被埋め込み部に埋め込み用絶縁膜を埋め込んで埋め込み構造を形成する工程を有する半導体装置の製造方法であって、
前記被埋め込み部の内壁に、ヘキサクロロジシランを含む原料ガスを用いた化学気相堆積法によりシリコン窒化膜を含む下地絶縁膜を形成する工程と、
前記下地絶縁膜を介して、前記被埋め込み部を埋め込むように埋め込み用絶縁膜を形成する工程と
を有する半導体装置の製造方法。 - 前記埋め込み用絶縁膜を形成する工程において、シリコン酸化膜を含む前記埋め込み用絶縁膜を形成する
請求項5記載の半導体装置の製造方法。 - 前記埋め込み用絶縁膜を形成する工程において、準常圧化学気相堆積法によりシリコン酸化膜を含む前記埋め込み用絶縁膜を形成する
請求項6記載の半導体装置の製造方法。 - 前記被埋め込み部は、素子分離用のトレンチを含む
請求項5記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004141584A JP2005322859A (ja) | 2004-05-11 | 2004-05-11 | 半導体装置およびその製造方法 |
TW094112601A TWI267166B (en) | 2004-05-11 | 2005-04-20 | Semiconductor device and manufacturing method thereof |
US11/119,270 US20050253199A1 (en) | 2004-05-11 | 2005-04-30 | Semiconductor device and manufacturing method thereof |
EP05009851A EP1596432A1 (en) | 2004-05-11 | 2005-05-04 | Semiconductor device and manufacturing method thereof |
KR1020050038893A KR20060046020A (ko) | 2004-05-11 | 2005-05-10 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004141584A JP2005322859A (ja) | 2004-05-11 | 2004-05-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005322859A true JP2005322859A (ja) | 2005-11-17 |
Family
ID=34936185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004141584A Pending JP2005322859A (ja) | 2004-05-11 | 2004-05-11 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20050253199A1 (ja) |
EP (1) | EP1596432A1 (ja) |
JP (1) | JP2005322859A (ja) |
KR (1) | KR20060046020A (ja) |
TW (1) | TWI267166B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008527738A (ja) * | 2005-01-18 | 2008-07-24 | 東京エレクトロン株式会社 | ヘキサクロロジシラン又はその他の塩素含有シリコン前駆体を用いた微小造形物充填方法及び装置 |
US7825004B2 (en) | 2006-08-23 | 2010-11-02 | Elpida Memory, Inc. | Method of producing semiconductor device |
US7834415B2 (en) | 2006-03-24 | 2010-11-16 | Elpida Memory, Inc. | Semiconductor device with trench isolation structure and method of manufacturing the same |
JP2011082484A (ja) * | 2009-09-11 | 2011-04-21 | Toshiba Corp | 半導体装置の製造方法 |
CN102138210A (zh) * | 2008-08-27 | 2011-07-27 | 科洛司科技有限公司 | 具有气隙的浅沟槽隔离结构、采用该浅沟槽隔离结构的互补金属氧化物半导体图像传感器及其制造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100731097B1 (ko) * | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 반도체소자의 격리막 및 그의 형성방법 |
US7811935B2 (en) * | 2006-03-07 | 2010-10-12 | Micron Technology, Inc. | Isolation regions and their formation |
US20140213034A1 (en) * | 2013-01-29 | 2014-07-31 | United Microelectronics Corp. | Method for forming isolation structure |
US10204982B2 (en) * | 2013-10-08 | 2019-02-12 | Stmicroelectronics, Inc. | Semiconductor device with relaxation reduction liner and associated methods |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020005851A (ko) * | 2000-07-10 | 2002-01-18 | 윤종용 | 트렌치 소자 분리형 반도체 장치 및 그 형성방법 |
US20030040189A1 (en) * | 2001-08-22 | 2003-02-27 | Ping-Yi Chang | Shallow trench isolation fabrication |
TWI248160B (en) * | 2002-01-28 | 2006-01-21 | Nanya Technology Corp | Manufacturing method of shallow trench isolation |
JP2003273206A (ja) * | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
KR100476934B1 (ko) * | 2002-10-10 | 2005-03-16 | 삼성전자주식회사 | 트렌치 소자분리막을 갖는 반도체소자 형성방법 |
JP2004311487A (ja) * | 2003-04-02 | 2004-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
-
2004
- 2004-05-11 JP JP2004141584A patent/JP2005322859A/ja active Pending
-
2005
- 2005-04-20 TW TW094112601A patent/TWI267166B/zh not_active IP Right Cessation
- 2005-04-30 US US11/119,270 patent/US20050253199A1/en not_active Abandoned
- 2005-05-04 EP EP05009851A patent/EP1596432A1/en not_active Withdrawn
- 2005-05-10 KR KR1020050038893A patent/KR20060046020A/ko not_active Application Discontinuation
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008527738A (ja) * | 2005-01-18 | 2008-07-24 | 東京エレクトロン株式会社 | ヘキサクロロジシラン又はその他の塩素含有シリコン前駆体を用いた微小造形物充填方法及び装置 |
US7834415B2 (en) | 2006-03-24 | 2010-11-16 | Elpida Memory, Inc. | Semiconductor device with trench isolation structure and method of manufacturing the same |
US7825004B2 (en) | 2006-08-23 | 2010-11-02 | Elpida Memory, Inc. | Method of producing semiconductor device |
CN102138210A (zh) * | 2008-08-27 | 2011-07-27 | 科洛司科技有限公司 | 具有气隙的浅沟槽隔离结构、采用该浅沟槽隔离结构的互补金属氧化物半导体图像传感器及其制造方法 |
JP2012501535A (ja) * | 2008-08-27 | 2012-01-19 | クロステック・キャピタル,リミテッド・ライアビリティ・カンパニー | 空隙を有する浅型トレンチ分離構造と、これを使用するcmos画像センサと、cmos画像センサの製造方法 |
US9240345B2 (en) | 2008-08-27 | 2016-01-19 | Intellectual Ventures Ii Llc | Shallow trench isolation structure having air gap, CMOS image sensor using the same and method of manufacturing CMOS image sensor |
JP2011082484A (ja) * | 2009-09-11 | 2011-04-21 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20050253199A1 (en) | 2005-11-17 |
KR20060046020A (ko) | 2006-05-17 |
TWI267166B (en) | 2006-11-21 |
EP1596432A1 (en) | 2005-11-16 |
TW200601487A (en) | 2006-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9209243B2 (en) | Method of forming a shallow trench isolation structure | |
US6468853B1 (en) | Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner | |
US7858492B2 (en) | Method of filling a trench and method of forming an isolating layer structure using the same | |
US7442620B2 (en) | Methods for forming a trench isolation structure with rounded corners in a silicon substrate | |
US9029237B2 (en) | Semiconductor device and method of manufacturing the same | |
US7037803B2 (en) | Manufacture of semiconductor device having STI and semiconductor device manufactured | |
US7176104B1 (en) | Method for forming shallow trench isolation structure with deep oxide region | |
TW554472B (en) | A method for forming shallow trench isolation | |
US7553741B2 (en) | Manufacturing method of semiconductor device | |
JP2004134718A (ja) | 半導体素子及びその製造方法 | |
US20010006839A1 (en) | Method for manufacturing shallow trench isolation in semiconductor device | |
JP2009021569A (ja) | Sti構造を有する半導体素子及びその製造方法 | |
US20050253199A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2000332099A (ja) | 半導体装置およびその製造方法 | |
KR100624327B1 (ko) | 반도체 소자의 sti 형성 방법 | |
US6893940B2 (en) | Method of manufacturing semiconductor device | |
US6653204B1 (en) | Method of forming a shallow trench isolation structure | |
US8193056B2 (en) | Method of manufacturing semiconductor device | |
KR101060256B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
JP2003273207A (ja) | 半導体装置の製造方法 | |
JP2003229577A (ja) | 半導体装置の製造方法。 | |
JP2012134288A (ja) | 半導体装置の製造方法 | |
JP2014212230A (ja) | 半導体装置の製造方法 | |
KR100571486B1 (ko) | 반도체 소자의 제조 방법 | |
KR100517351B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080401 |