KR100731097B1 - 반도체소자의 격리막 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 셀로우 트렌치 아이솔레이션 영역내의 격리막의 스크레스를 줄이기에 알맞은 반도체소자의 격리막 및 그의 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 격리막은 반도체기판의 일영역에 형성된 셀로우 트렌치 아이솔레이션 영역과; 상기 셀로우 트렌치 아이솔레이션 영역 내에 질화막/산화막이 교대로 구성된 다층의 절연막을 구비하여 구성된 격리막을 포함함을 특징으로 한다.
STI, 격리막, ONO

Description

반도체소자의 격리막 및 그의 형성방법{isolation film of semiconductor device method for fabricating the same}
도 1은 본 발명의 실시예에 따른 반도체소자의 격리막을 나타낸 구조 단면도
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 구조 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체기판
21, 22, 23, 24, 25, 26, 27, 28 : 제 1 내지 8 절연막
30 : 격리막
본 발명은 반도체소자의 격리막에 대한 것으로, 특히 셀로우 트렌치 아이솔레이션 영역의 격리막의 스트레스를 줄이기에 알맞은 반도체소자의 격리막 및 그의 형성방법에 관한 것이다.
최근 반도체 소자의 스피드 증가에 관한 요구가 커짐에 따라서 트랜지스터(Tr)의 모빌리티(mobility) 증가를 위한 연구가 큰 관심을 일으키고 있다. 특히 캐 리어 모빌리티(Carrier mobility)가 트랜지스터의 채널(channel) 주변에 발생하는 스트레스(stress)와 밀접한 관계가 있다는 연구 결과가 발표되면서 채널(Channel)에 인접한 셀로우 트렌치 아이솔레이션(STI)영역의 스트레스 감소(stress reduction)에 관한 연구가 크게 관심을 모으고 있다.
예를 들어, 종래에는 셀로우 트렌치 아이솔레이션(STI) 형성 후, STI의 갭을 채우기 위해 TEOS(Tetra Ethyl Ortho Silicate)를 사용하는데, 이때 일반적으로 STI 영역 주위로 압축 스트레스(compressive stress)가 형성된다.
이때 발생되는 압축 스트레스(Compressive stress)는 STI와 트랜지스터(Tr)간의 거리 차에 따라서 트랜지스터의 모빌리티 뿐만 아니라, 트랜지스터의 누설 전류(leakage current)에도 악영향을 끼친다.
이에, 상기와 같은 스트레스(stress)를 감소시키기 위해서 종래에는 플라즈마 질화 처리를 하는 방법을 많이 사용하고 있다.
그러나 STI영역 주변에 소량의 질소 도핑(N-doping)만으로는 90nm 이하의 숏채널(short channel)에 영향을 미치는 스트레스를 줄여주기에는 역부족이다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 셀로우 트렌치 아이솔레이션 영역내의 격리막의 스크레스를 줄이기에 알맞은 반도체소자의 격리막 및 그의 형성방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 격리막은 반도체기판의 일영역에 형성된 셀로우 트렌치 아이솔레이션 영역과; 상기 셀로우 트렌치 아이솔레이션 영역 내에 질화막/산화막이 교대로 구성된 다층의 절연막을 구비하여 구성된 격리막을 포함함을 특징으로 한다.
상기 격리막은 제 1 내지 제 8 절연막이 적층 구성됨을 특징으로 한다.
상기 제 1, 제 3, 제 5, 제 7, 제 8 절연막은 실리콘산화막으로 구성되고, 상기 제 2, 제 4, 제 6 절연막은 실리콘질화막(SiN)으로 구성되어 있음을 특징으로 한다.
상기 제 3, 제 5, 제 7 절연막과, 상기 제 2, 제 4, 제 6 절연막은 두께가 대략 20Å인 것을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명의 반도체소자의 격리막의 형성방법은 반도체기판의 일영역에 셀로우 트렌치 아이솔레이션(STI) 영역을 형성하는 단계; 상기 셀로우 트렌치 아이솔레이션 영역 내에 질화막/산화막이 교대로 구성된 다층의 절연막을 구비한 격리막을 형성하는 단계를 포함함을 특징으로 한다.
상기 격리막은 상기 셀로우 트렌치 아이솔레이션 영역을 포함한 상기 반도체기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 제 2 내지 제 8 절연막을 차례로 형성하는 단계; 상기 셀로우 트렌치 아이솔레이션 영역내에만 남도록 화학 기계적 연마(Chemical Mechanical Polishing:CMP) 공정으로 상기 제 1 내지 제 8 절연막을 제거하는 단계를 포함함을 특징으로 한다.
상기 제 1 절연막은 급속 열 어닐링(Rapid Thermal Annealing:RTA) 공정으로 형성함을 특징으로 한다.
상기 제 2, 제 4, 제 6 절연막은 실리콘질화막(SiN)을 두께가 대략 20Å 되도록 증착하고, 상기 제 3, 제 5, 제 7 절연막은 실리콘산화막을 두께가 20Å 되도록 증착하여 형성함을 특징으로 한다.
상기 제 8 절연막은 상기 셀로우 트렌치 아이솔레이션 영역을 채우도록 고밀도 플라즈마(High Density Plasma:HDP) 방법으로 형성함을 특징으로 한다.
상기 제 1 내지 제 8 절연막을 제거하기 전에 치밀화 공정을 더 포함함을 특징으로 한다.
상기 치밀화 공정은 대략 1150℃에서 진행함을 특징으로 한다.
상기에서와 같이 본 발명은 종래의 셀로우 트렌치 아이솔레이션(STI) 영역에 질화 처리를 하는 대신에 각각 20Å정도의 두께를 갖는 질화막과 산화막을 반복적으로 다층 형성하여 STI영역의 내부를 채워나가고, 최종적으로 고밀도 플라즈마(High Density Plasma : HDP)를 사용하여 STI의 갭을 채우는 방법을 사용하였다. 이와 같이 STI를 구현하는 물질 중 상당한 부분을 실리콘질화막(SiN)으로 채우므로써 스트레스를 줄여주었다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자의 격리막 및 그의 형성방법을 좀 더 자세하게 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 반도체소자의 격리막의 구성에 대하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체소자의 격리막을 나타낸 구조 단면도이다.
본 발명의 일실시예에 따른 반도체소자의 격리막은, 도 1에 도시한 바와 같이, 반도체기판(20)의 일영역에 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 영역이 형성되어 있고, 상기 셀로우 트렌치 아이솔레이션(STI) 영역내에 ONO 구조를 이루도록 좀 더 자세하게는 질화막/산화막이 교대로 증착된 구조를 포함한 다층의 절연막으로 구성된 격리막(30)이 형성되어 있다.
이때 격리막(30)을 구성하는 절연막들은, 도 1에 제시한 예에서와 같이, 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 제 8 절연막(21, 22, 23, 24, 25, 26, 27, 28)으로 구성되어 있다. 이때 제 1, 제 3, 제 5, 제 8 절연막(21, 23, 25, 28)은 실리콘산화막으로 형성되어 있고, 제 2, 제 4, 제 6 절연막(22, 24, 26)은 실리콘질화막(SiN)으로 구성되어 있다.
상기에서 좀 더 자세하게는, 제 1 절연막(21)은 급속 열처리에 의해 형성된 산화막이고, 제 2, 제 4, 제 6 절연막(22, 24, 26)은 20Å 정도의 두께를 갖는 실리콘 질화막으로 구성되어 있고, 제 3, 제 5, 제 7 절연막(23, 25, 27)은 20Å 정도의 두께를 갖는 실리콘 산화막으로 구성되고, 제 8 절연막(28)은 고밀도 플라즈마 공정에 의해 STI 영역의 갭이 채워지도록 형성된 산화막이다.
상기에서와 같이, 셀로우 트렌치 아이솔레이션(STI) 영역내의 격리막(30)을 질화막과 산화막을 교대로 다층 증착하여 형성함으로써, 즉, 격리막(30)내에 실리콘질화막(SiN)으로 구성된 절연막을 다수 포함시킴으로써 스트레스를 줄일 수 있다.
상기에서는 상기에서는 실리콘질화막/실리콘산화막을 교대로 3번 반복하여 형성된 예를 제시하여 나타내었지만, 셀로우 트렌치 아이솔레이션 영역의 폭과 깊이에 따라서 그보다 더 많이 반복 증착하여 형성할 수도 있다.
다음에, 상기 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 격리막의 형성방법에 대하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 구조 단면도이다.
본 발명의 일실시예에 따른 반도체소자의 격리막 형성방법은, 도 2a에 도시한 바와 같이, 반도체기판(20)의 일영역에 사진 식각 공정으로 셀로우 트렌치 아이솔레이션(STI) 영역을 형성한다. 이후에 상기 셀로우 트렌치 아이솔레이션 영역을 포함한 반도체기판(20)의 전면에 급속 열 어닐링(Rapid Thermal Annealing:RTA)을 하여 제 1 절연막(21)을 형성한다. 이때 제 1 절연막(21)은 산화막으로 구성된다.
다음에, 도 2b에 도시한 바와 같이, 화학 기상 증착법으로 제 2, 제 3 절연막(22, 23)을 차례로 형성한다. 이때 제 2 절연막(22)은 실리콘질화막(SIN)을 20Å의 두께를 갖도록 증착하여 형성하고, 제 3 절연막(23)은 실리콘산화막(SiO2)을 20Å의 두께를 갖도록 증착하여 형성한다.
이후에, 도 2c에 도시한 바와 같이, 화학 기상 증착법으로 제 4, 제 5 절연막(24, 25) 및 제 6, 제 7 절연막(26, 27)을 차례로 형성하여 다층막을 형성한다. 이때 제 4, 제 6 절연막(24,26)은 실리콘질화막(SIN)을 20Å의 두께를 갖도록 증착하여 형성하고, 제 5, 7 절연막(25, 27)은 실리콘산화막(SiO2)을 20Å의 두께를 갖도록 증착하여 형성한다.
상기에서는 실리콘질화막/실리콘산화막을 교대로 3번 반복하여 형성하였지만, 셀로우 트렌치 아이솔레이션 영역의 폭과 깊이에 따라서 그보다 더 증착하여 형성할 수도 있다.
이어서, 도 2d에 도시한 바와 같이, 고밀도 플라즈마(High Density Plasma:HDP) 방법을 이용하여 셀로우 트렌치 아이솔레이션(STI) 영역을 채우도록 제 7 절연막(27) 상에 제 8 절연막(28)을 형성한다. 제 8 절연막(28)은 산화막으로 구성되어 있다.
다음에, 도 2e에 도시한 바와 같이, 제 1 내지 제 8 절연막(21,~,28)을 치밀화시킨 후 화학 기계적 연마(Chemical Mechanical Polishing:CMP) 공정으로 셀로우 트렌치 아이솔레이션 영역내에만 남도록 제 1 내지 제 8 절연막(21,~,28)을 제거하여 격리막(30)을 형성한다. 상기에서 치밀화 공정은 대략 1150℃에서 진행한다.
상기에서와 같이 본 발명은 셀로우 트렌치 아이솔레이션 영역에 다수의 ONO(Oxide Nitride Oxide) 구조를 갖도록 격리막을 형성시킨다. 즉, STI 영역의 격리막 내에 실리콘질화막(SiN)으로 구성된 절연막을 다수 구비시켜서 스트레스 발생을 감소시켰다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체소자의 격리막 및 그의 형성방법은 다음과 같은 효과가 있다.
셀로우 트렌치 아이솔레이션 영역에 질화막/산화막을 교대로 반복 삽입하여 다수의 ONO(Oxide Nitride Oxide) 구조를 갖는 격리막을 형성함으로써, 즉, 격리막 내에 실리콘질화막(SiN)으로 구성된 절연막을 다수 구비시킴으로써 스트레스 발생을 줄일 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체기판의 일영역에 셀로우 트렌치 아이솔레이션(STI) 영역을 형성하는 단계;
    상기 셀로우 트렌치 아이솔레이션 영역을 포함한 상기 반도체 기판의 전면에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막상에 질화막과 산화막을 교대로 복수번 적층 형성하여 격리막을 형성하는 단계;
    상기 셀로우 트렌치 아이솔레이션 영역내에만 남도록 화학 기계적 연마(Chemical Mechanical Polishing:CMP) 공정으로 상기 격리막을 제거하는 단계를 포함함을 특징으로 하는 반도체소자의 격리막 형성방법.
  7. 제 6 항에 있어서,
    상기 제 1 산화막은 급속 열 어닐링(Rapid Thermal Annealing:RTA) 공정으로 형성함을 특징으로 하는 반도체소자의 격리막 형성방법.
  8. 제 6 항에 있어서,
    상기 질화막은 실리콘질화막(SiN)을 두께가 20Å 되도록 증착하고,
    상기 산화막은 실리콘산화막을 두께가 20Å 되도록 증착하여 형성함을 특징으로 하는 반도체소자의 격리막 형성방법.
  9. 제 6 항에 있어서,
    상기 셀로우 트렌치 아이솔레이션 영역 내에 형성되는 최종 산화막은 상기 셀로우 트렌치 아이솔레이션 영역을 채우도록 고밀도 플라즈마(High Density Plasma:HDP) 방법으로 형성함을 특징으로 하는 반도체소자의 격리막 형성방법.
  10. 제 6 항에 있어서,
    상기 격리막을 제거하기 전에 치밀화 공정을 더 포함함을 특징으로 하는 반도체소자의 격리막 형성방법.
  11. 제 10 항에 있어서,
    상기 치밀화 공정은 1150℃에서 진행함을 특징으로 하는 반도체소자의 격리막 형성방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880342B1 (ko) * 2007-06-27 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
KR100849725B1 (ko) * 2007-06-28 2008-08-01 주식회사 하이닉스반도체 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법
CN101625990B (zh) 2008-07-08 2011-08-17 中芯国际集成电路制造(上海)有限公司 间隙壁刻蚀中消除微沟槽的方法
US10361113B2 (en) * 2017-06-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ treatment processes for gap fill layers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871689A (en) 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
KR20000052287A (ko) * 1999-01-11 2000-08-16 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
KR20010036380A (ko) * 1999-10-08 2001-05-07 정선종 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법
KR20010058966A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
KR20020096679A (ko) * 2001-06-21 2002-12-31 주식회사 하이닉스반도체 반도체소자의 트렌치형 소자분리막 및 그 제조방법
KR20050040341A (ko) * 2003-10-28 2005-05-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US5937308A (en) * 1997-03-26 1999-08-10 Advanced Micro Devices, Inc. Semiconductor trench isolation structure formed substantially within a single chamber
US5786262A (en) * 1997-04-09 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-planarized gapfilling for shallow trench isolation
JPH113936A (ja) * 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
US6117740A (en) * 1998-04-07 2000-09-12 Vanguard International Semiconductor Corporation Method of forming a shallow trench isolation by using PE-oxide and PE-nitride multi-layer
US6165854A (en) * 1998-05-04 2000-12-26 Texas Instruments - Acer Incorporated Method to form shallow trench isolation with an oxynitride buffer layer
US6197658B1 (en) * 1998-10-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Sub-atmospheric pressure thermal chemical vapor deposition (SACVD) trench isolation method with attenuated surface sensitivity
US6261880B1 (en) * 1999-05-24 2001-07-17 Chi Mei Electronics Corp Process for manufacturing thin film transistors
US6391784B1 (en) * 1999-07-21 2002-05-21 Advanced Micro Devices, Inc. Spacer-assisted ultranarrow shallow trench isolation formation
JP2002289683A (ja) * 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
KR100403627B1 (ko) * 2001-05-08 2003-10-30 삼성전자주식회사 트랜치 소자분리 방법
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR100464852B1 (ko) * 2002-08-07 2005-01-05 삼성전자주식회사 반도체 장치의 게이트 산화막 형성방법
JP2005322859A (ja) * 2004-05-11 2005-11-17 Sony Corp 半導体装置およびその製造方法
JP2006165081A (ja) * 2004-12-03 2006-06-22 Fujitsu Ltd 半導体装置の製造方法および半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871689A (en) 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
KR20000052287A (ko) * 1999-01-11 2000-08-16 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
KR20010036380A (ko) * 1999-10-08 2001-05-07 정선종 가장자리에 두꺼운 산화막을 갖는 트렌치 형성방법
KR20010058966A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 소자분리막 형성방법
KR20020096679A (ko) * 2001-06-21 2002-12-31 주식회사 하이닉스반도체 반도체소자의 트렌치형 소자분리막 및 그 제조방법
KR20050040341A (ko) * 2003-10-28 2005-05-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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