KR100545697B1 - 반도체소자의 트렌치 소자분리 방법 - Google Patents

반도체소자의 트렌치 소자분리 방법 Download PDF

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Abstract

본 발명은 초고집적 소자 제조 공정시 미세한 트렌치는 물론 상대적으로 스페이스가 넓은 트렌치에서 모두 보이드 발생을 방지하는 반도체소자의 트렌치 소자분리 방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 소자분리 방법은, 반도체기판 상에 소자분리영역이 오픈된 패드 절연막 패턴을 형성하는 단계; 노출된 상기 반도체기판을 식각하여 미세 트렌치와 넓은 트렌치를 형성하는단계; 상기 미세 트렌치를 매립하는 두께로 원자층증착(ALD) 방식에 의한 제1산화막을 증착하는 단계; 상기 미세 트렌치 영역을 마스킹하고 상기 넓은 트렌치에 일부 매립된 상기 제1산화막을 식각하는 단계; 및 상기 원자층증착 방식에 비해 증착 속도가 빠른 증착법으로 제2산화막을 증착하여 상기 넓은 트렌치가 완전히 매립되도록 하는 단계를 포함하여 이루어진다.
트렌치, 소자분리, 보이드, 갭-필, ALD, HDP-CVD

Description

반도체소자의 트렌치 소자분리 방법{Shallow trench isolation method in semiconductor device}
도 1은 종래기술에 따른 STI 공정시 트렌치 매립 산화막 증착 후의 기판 단면도.
도 2는 개선된 종래기술에 따른 STI 공정시 트렌치 매립 산화막 증착 후의 웨이퍼 단면도.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 STI 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판 31 : 패드 산화막
32 : 질화막 33a, 33b : 트렌치
34 : ALD 산화막 35 : HDP-CVD 산화막
본 발명은 반도체 소자 제조 공정시 소자간의 전기적 분리를 위한 소자분리에 관한 것이며, 더 자세히는 트렌치 소자분리(shallow trench isolation, STI) 공정에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 제조 시 트랜지스터나 캐패시터 등과 같은 개별 소자들 사이를 전기적으로 서로 분리하기 위하여 소자분리기술을 사용한다.
소자분리 방법의 하나인 LOCOS(local oxidation of silicon) 공정은 소자분리 마스크를 사용하여 실리콘 기판 상에 형성된 패드 산화막/질화막을 패터닝하고, 노출된 실리콘 기판을 열산화시키는 공정으로, 공정이 비교적 단순한 장점이 있는 반면, 열산화 공정시 산소의 측면 산화(lateral oxidation)에 의한 버즈비크(bird's beak)의 발생하고 이에 의해 게이트 산화막의 열화, 액티브영역의 감소라는 문제점을 안고 있다.
소자분리방법중 다른 하나인 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로서, 256M DRAM과 같은 고집적 반도체 소자 제조 공정에서 적용되고 있다.
도 1은 종래기술에 따른 STI 공정시 트렌치 매립 산화막 증착 후의 기판 단면도이다.
도 1은 참조하면, 종래의 STI 공정은 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 형성하고, 소자분리 마스크 및 식각 공정으로 트렌치를 형성한 다음, 트렌치 매립용 산화막(13)을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한 다음, 질화막 및 패드 산화막을 제거하여 소자분리 공정을 마치게 된다.
상기와 같은 종래의 STI 공정에서는 트렌치 매립 산화물로 CVD 산화막을 주로 사용하는 바, 미세 트렌치의 갭-필(gap-fill)을 용이하게 하기 위해 HDP(High Density Plasma) CVD 산화막을 적용하고 있다.
한편, 통상적으로 반도체소자는 상대적으로 스페이스(space)가 큰 소자분리영역(필드영역)과 상대적으로 스페이스가 작은 소자분리영역이 구비되게 된다. 특히 기가 DRAM급 메모리 소자에서 메모리 셀 어레이 영역은 미세 소자분리가 이루어져야되고, 주변회로 영역은 상대적으로 큰 스페이스의 소자분리가 이루어진다.
이때, 트렌치의 깊이가 0.25㎛ 정도이고 폭이 0.1㎛ 이하인 기가 디램급 소자에서는 HDP-CVD 산화막을 사용하더라도 첨부된 도면 도 1에 도시된 바와 같이 미세 트렌치 내에는 보이드(void)(A)가 형성되게 된다.
이러한 문제점을 해결하기 위해 개선된 종래기술(한국공개특허공보 2001-0058498)에서는, 트렌치 매립 산화물로 스텝 커버리지가 100%로 알려진 원자층증착(atomic layer deposition) 방식으로 산화막을 증착하는 방법을 제안하고 있다.
도 2는 개선된 종래기술에 따른 트렌치 매립 산화막 형성 단면을 보여준다.
도 2를 참조하면, 트렌치 형성 후 미세 트렌치를 매립할 정도의 두께로 ALD 산화막(23)을 형성한 다음, 다시 상대적으로 큰 스페이스를 갖는 트렌치가 완전히 매립되도록 HDP-CVD 산화막(24)을 연속 증착한다.
이와 같이 ALD 산화막만을 사용하지 않고 HDP-CVD 산화막을 후속으로 사용하는 이유는 증착 공정시 공정시간면에서 ALD 법이 매우 많은 시간을 필요시 하는 반면에 HDP-CVD 산화막은 생산성면에 매우 우수하기 때문이다.
그러나, 개선된 종래기술에서는, 먼저 증착한 ALD 산화막(23)에 의해 상대적으로 큰 스페이스를 갖는 트렌치의 스페이스가 좁아져 후속 HDP-CVD 산화막의 매립시에 이부분에서 보이드(B)가 발생하는 문제가 발생된다.
본 발명은 상술한 바와 같은 개선된 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 초고집적 소자 제조 공정시 미세한 트렌치는 물론 상대적으로 스페이스가 넓은 트렌치에서 모두 보이드 발생을 방지하는 반도체소자의 트렌치 소자분리 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 소자분리 방법은, 반도체기판 상에 소자분리영역이 오픈된 패드 절연막 패턴을 형성하는 단계; 노출된 상기 반도체기판을 식각하여 미세 트렌치와 넓은 트렌치를 형성하는단계; 상기 미세 트렌치를 매립하는 두께로 원자층증착(ALD) 방식에 의한 제1산화막을 증착하는 단계; 상기 미세 트렌치 영역을 마스킹하고 상기 넓은 트렌치에 일부 매립된 상기 제1산화막을 식각하는 단계; 및 상기 원자층증착 방식에 비해 증착 속도가 빠른 증착법으로 제2산화막을 증착하여 상기 넓은 트렌치가 완전히 매립되도록 하는 단계를 포함하여 이루어진다.
이와 같이, 본 발명은 ALD법에 의해 형성된 제1산화막으로 인하여 넓은 트렌치에서도 후속 제2산화막 증착시 갭-필이 완전하지 않으므로, 이를 해소하기 위하여 ALD 제1산화막 증착후 넓은 트렌치 영역(주변회로 영역)의 ALD 제1산화막을 선택적으로 식각해내고 후속 제2산화막을 증착하는 방법을 사용하는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 도시한 것이다.
본 실시예에 따른 공정은, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 패드 산화막(31) 및 질화막(32)을 각각 25∼200Å 및 1000∼2000Å의 두께로 차례로 형성한다.
다음으로, 도 3b에 도시된 바와 같이 소자분리 마스크 공정 및 식각 공정을 통해 질화막(32) 및 패드 산화막(31)을 패터닝하고, 노출된 실리콘 기판(30)을 2000∼4000Å 건식 식각함으로써 트렌치를 형성한다. 도시된 바와 같이 메모리 셀 영역에 형성되는 미세 트렌치(33a)와 주변회로 영역에 형성되는 넓은 트렌치(33b)를 형성한다.
계속하여, 도 3c에 도시된 바와 같이 미세 트렌치(33a)가 매립되도록 ALD 산화막(34)을 증착한다. ALD 산화막(34)은 디자인 룰의 반 이상의 두께(300∼500Å이 바람직함)로 형성시켜 메모리 셀 영역의 미세 트렌치가 완전히 매립되도록 하며, SiCl4 또는 Si2Cl6 등와 같은 SixCLy[1≤x≤4, 1≤y≤8] 계열의 실리콘 소오스와 H2O 또는 H2O2를 등과 같은 산소(O) 소오스를 번갈아 챔버 내부로 주입하는 과정을 반복하여 형성한다. 증착 온도는 20∼400℃가 적당하다. 그리고, ALD 산화막 증착시 반응 활성화 에너지를 낮추기 위하여 피리딘(Pyridine) 또는 NH3 촉매를 첨가할 수 있다.
그리고, 증착된 ALD 산화막을 치밀화하는 목적으로 열처리를 실시하는 것이 바람직하다. 열처리는 H2, O2, N2, O3, N2O 또는 H2/O2의 가스 분위기에서 500∼1200℃에서 5분 이상 실시하는 방법이나, 600℃ 이상으로 5초 이상 RTP 처리를 실시하는 방법을 사용한다.
한편, ALD 산화막을 증착하기 전에 트렌치 식각에 의한 실리콘 기판(30) 표면의 식각 손상 제거 및 계면 특성 향상을 위하여 측벽 산화 공정을 실시할 수 있고, 트렌치 내에 라이너(Liner) 산화막 또는/및 질화막을 적용할 수 있으며, 이때 라이너 질화막은 후속 ALD 산화막 식각시 식각정지층으로 작용하도록 할 수 있다.
이어서, 도 3d와 같이 미세 트렌치(33a)가 형성된 영역(메모리 셀 어레이 영 역)을 마스킹하고 넓은 트렌치(33b)가 형성된 영역(주변회로영역)을 오픈시킨 상태에서 오픈 영역의 ALD 산화막(34)을 식각하여 제거한다. 여기서 ALD 산화막(34)의 식각은 습식 및/또는 건식 식각을 사용할 수 있다.
이어서, 도 3e에 도시된 바와 같이 전체 구조 상부에 SiH4 반응기체를 이용한 HDP-CVD 산화막(25)을 형성한다. 이때, HDP-CVD 산화막(25)는 트렌치 깊이보다 두껍게 5000Å 이상의 두께로 증착한다. HDP-CVD 산화막 대신에 TEOS 반응기체를 이용한 AP-CVD, SA-CVD 방식으로 증착된 USG(undoped silicon glass)막을 사용할 수도 있다.
다음으로, 도 3f에 도시된 바와 같이 질화막(32)을 연마정지막으로 하여 화학기계적연마(CMP) 공정을 실시하여 산화막(34, 35)의 평탄화를 이룬다.
계속하여, 도 3g에 도시된 바와 같이 노출된 질화막(32)을 습식 제거하고 후속 공정을 진행하여 소자분리 공정을 완료한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 트렌치 매립 산화막의 보이드 발생을 방지하여 소자의 신뢰성을 향상시키며, 트렌치의 깊이 증가나 폭을 감소시킬 수 있기에 소자의 집적도를 향상시킬 수 있고, 메모리 셀 어레이 영역에 플라즈마 없는 ALD 절연막을 사용하므로 기판상의 데미지를 최소화 할 수 있기에 소자의 리프레쉬 특성을 향상시킨다.

Claims (9)

  1. 반도체기판 상에 소자분리영역이 오픈된 패드 절연막 패턴을 형성하는 단계;
    노출된 상기 반도체기판을 식각하여 미세 트렌치와 넓은 트렌치를 형성하는단계;
    상기 미세 트렌치를 모두 매립하면서 상기 넓은 트렌치에는 바닥면 및 측면만을 덮는 두께로 원자층증착(ALD) 방식에 의한 제1산화막을 증착하는 단계;
    상기 미세 트렌치 영역을 마스킹하고 상기 넓은 트렌치 영역의 상기 제1산화막을 식각하여 제거하는 단계; 및
    상기 원자층증착 방식에 비해 증착 속도가 빠른 화학기상증착(CVD) 방식으로 제2산화막을 증착하여 상기 넓은 트렌치를 모두 매립되도록 하는 단계
    를 포함하여 이루어진 반도체소자의 트렌치 소자분리 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1산화막 증착전에 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 트렌치 소자분리 방법.
  4. 제3항에 있어서,
    상기 라이너 질화막을 LP-CVD 방식으로 10∼200Å 두께 형성하는 것을 특징으로 하는 반도체소자의 트렌치 소자분리 방법.
  5. 제1항에 있어서,
    상기 제1산화막 증착전에 상기 제1산화막의 증착두께 최소화를 위하여 열 산화 공정에 의한 제3산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  6. 제1항에 있어서,
    상기 제1산화막의 증착시 반응 활성화 에너지를 낮추기 위하여 피라딘 또는 NH3를 촉매를 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  7. 제1항에 있어서,
    상기 제1산화막은 SixCLy[1≤x≤4, 1≤y≤8] 계열의 실리콘 소오스와 산소(O) 소오스를 번갈아 챔버 내부로 주입하는 과정을 반복하여 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  8. 제1항에 있어서,
    상기 제1산화막 증착 후에 막의 치밀화하는 목적으로 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리 방법.
  9. 제1항에 있어서,
    상기 제2산화막은,
    HDP-CVD 방식, AP-CVD 방식, SA-CVD 방식 중 어느 하나의 증착법으로 증착하는 것을 특징으로 하는 반도체소자의 트렌치 소자분리 방법.
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