KR100428805B1 - 트렌치 소자분리 구조체 및 그 형성 방법 - Google Patents

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Abstract

트렌치 소자분리 구조체 및 그 형성 방법을 제공한다. 이 트렌치 소자분리 구조체는 반도체기판의 제 1 영역 및 제 2 영역에 각각 형성된 제 1 트렌치 및 제 2 트렌치를 포함한다. 제 1 트렌치의 하부 영역은 하부 소자분리막 패턴으로 채워지고, 제 1 트렌치의 상부 영역 및 제 2 트렌치는 상부 소자분리막 패턴에 의해 채워진다. 이 트렌치 소자분리 구조체를 형성하는 방법은 반도체기판의 제 1 영역 및 제 2 영역에 각각 제 1 트렌치 및 제 2 트렌치를 형성한 후, 그 결과물 전면에 하부 소자분리막을 형성하는 단계를 포함한다. 하부 소자분리막을 식각하여 제 1 트렌치의 하부 영역을 채우는 하부 소자분리막 패턴을 형성하되, 제 2 영역의 하부 소자분리막은 제거한다. 이후, 제 2 트렌치 및 하부 소자분리막 패턴이 형성된 제 1 트렌치를 채우는 상부 소자분리막 패턴을 형성한다. 이에 따라, 하부 소자분리막 패턴이 노출됨으로써 발생하는 홈 및 그에 따른 게이트 패턴 브리지를 예방할 수 있다.

Description

트렌치 소자분리 구조체 및 그 형성 방법{Structure of Trench Isolation and Method of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 트렌치 소자분리 구조체 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 소자분리를 위한 트렌치의 종횡비가 증가하는 추세이다. 하지만, 큰 종횡비를 갖는 트렌치는 그 매립 공정에서 매립 물질막 내부에 공극(void)이 발생하는 문제점이 있다. 이를 극복하기 위해, 매립 특성이 우수한 SOG막을 사용하여 트렌치의 종횡비를 줄인 후, 고밀도 플라즈마 산화막(high density plasma oxide) 등으로 트렌치의 상부 영역을 매립하는 다층 구조의 트렌치 매립 공정이 사용된다.
도 1 내지 도 3은 종래 기술에 따른 SOG막을 사용하여 트렌치 소자분리 구조체를 형성하는 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 소자분리영역을 정의하기 위한 트렌치 마스크 패턴(35)을 형성한다. 상기 트렌치 마스크 패턴(35)은 차례로 적층된 패드 산화막 패턴(20), 연마저지막 패턴(30) 및 하드마스크막 패턴(도시하지 않음)으로 구성된다. 상기 트렌치 마스크 패턴(35)을 식각 마스크로 사용하여 상기 반도체기판(10)을 식각 함으로써, 제 1 트렌치(41) 및 제 2 트렌치(42)를 동시에 형성한다. 상기 제 1 트렌치(41) 및 상기 제 2 트렌치(42)는 각각 통상적으로 사용되는 소자분리막으로 매립할 수 있는 정도의 종횡비를 갖는 경우 및 그렇지 않은 경우에 해당한다. 예를 들면, 상기 제 1 트렌치(41)는 적어도 4 이상의 종횡비를 갖고, 상기 제 2 트렌치(42)는 4 이하의 종횡비를 갖는 경우이다.
상기 제 1 및 제 2 트렌치(41, 42)가 형성된 반도체기판 전면에 스핀 코팅 기술을 사용하여 SOG막(50)을 형성한다. 상기 SOG막(50)은 액체 상태로 상기 결과물을 포함하는 반도체기판 상에 코팅된 후, 상기 반도체기판을 회전시키는 방법을 통해 형성한다. 이에 따라, 상기 제 1 트렌치(41)와 같이 좁은 간격의 갭 영역도 평탄화된 상부면을 형성하는 상기 SOG막(50)에 의해 채워진다. 이후 상기SOG막(50) 내부에 포함된 솔벤트를 증발시키는 열공정을 실시한다. 상기 열공정 이후, 상기 SOG막(50) 내부에 포함된 실리콘 원자들을 산화시킴으로써 치밀화된 막질을 형성하기위한 또다른 열공정인 큐어링 공정을 실시한다. 이에 따라, 상기 SOG막(50)은 산화막의 특성을 갖게 된다.
하지만, 상기 SOG막(50)은 상기 열공정 및 큐어링 공정에 의해 상기 제 2 트렌치(42)에서 치밀화될지라도, 종횡비가 큰 상기 제 1 트렌치(41)에서는 완전하게 치밀화되지 못하는 특성을 갖는다. 이러한 치밀화 정도의 차이로 인해, 상기 SOG막(50)은 상기 제 2 트렌치(42)와 같이 넓은 간격을 갖는 갭 영역에서는 트렌치의 가장자리보다 중심부에서 더 얇은 두께를 가지며, 이러한 현상은 상기 SOG막(50)을 얇게 형성할 경우 더욱 심화된다. 이에 더하여, 완전하게 치밀화되지 못한 SOG막은 치밀화된 SOG막에 비해 더 빠른 식각속도를 갖는다. 또한, 산화막 식각 레서피에서, 통상적인 산화막에 비해 상기 치밀화 공정을 거친 SOG막(50)의 식각 속도가 훨씬 빠르다.
도 2를 참조하면, 상기 SOG막(50)을 전면 식각하여 상기 제 1 및 제 2 트렌치 각각의 하부 영역을 채우는 제 1 SOG막 패턴(51) 및 제 2 SOG막 패턴(52)을 형성한다. 그런데, 상기한 바와 같이 제 1 및 제 2 SOG막 패턴(51, 52)은 통상적인 산화막에 비해 빠른 식각 속도를 갖기 때문에 이들로만 소자분리막 패턴을 형성할 경우, 후속 패드산화막 패턴(20) 제거 공정 등에서 상기 패드산화막 패턴(20)에 비해 더 빨리 식각된다. 이에 따라, 상기 제 1 및 제 2 SOG막 패턴(51, 52)은 상기 반도체기판(10)보다 낮은 상부면을 갖게되는 문제점을 유발한다. 따라서, 상기 제1 및 제 2 SOG막 패턴(51, 52) 만으로 소자분리막 패턴을 형성하는 것은 바람직하지 않다. 바람직하게는, 상기 반도체기판(10)보다 낮은 상부면을 갖도록 상기 제 1 및 제 2 SOG막 패턴(51, 52)을 형성한 후, 그 결과물 상에 상부 소자분리막을 형성한다. 상기 상부 소자분리막은 고밀도 플라즈마 산화막 또는 USG막(undoped silicate glass layer)으로 형성하는 것이 바람직하다. 이후, 상기 연마저지막 패턴(30)이 노출될 때까지, 상기 상부 소자분리막을 평탄화 식각 함으로써 상부 소자분리막 패턴(60)을 형성한다. 상기 노출된 연마저지막 패턴(30)을 제거하여 상기 패드산화막 패턴(20)을 노출시킨다.
그런데, 도 1에서 설명한 바와 같이 완전히 치밀화되지 못한 SOG막은 치밀화된 SOG막에 비해 식각 속도가 빠르다. 이로 인해, 상기 제 1 및 제 2 SOG막 패턴(51, 52) 형성을 위한 상기 식각 공정에서, 상기 제 2 트렌치(42)를 채우는 SOG막(50)이 상기 제 1 트렌치(41)를 채우는 SOG막(50)에 비해 느린 속도로 식각된다. 이에 따라, 상기 제 1 SOG막 패턴(51)에 비해 상기 제 2 SOG막 패턴(52)의 상부면이 높아질 뿐만 아니라 상기 제 2 SOG막 패턴(52)의 상부면이 상기 반도체기판(10)의 상부면보다 높아지는 문제점을 유발하기도 한다.
한편, 상기 제 1 SOG막 패턴(51)은 상기 제 1 트렌치(41)의 종횡비를 낮추기 위해 형성하는 물질막이다. 따라서, 상기 SOG막(50)에 대한 식각 공정은 상기 제 1 SOG막 패턴(51)이 형성된 제 1 트렌치(41)가 상기 상부 소자분리막 패턴(60)에 의해 공극없이 매립될 수 있는 깊이를 갖도록 실시되야 한다. 이에 따라, 상기 제 2 SOG막 패턴(52)의 상부면을 상기 반도체기판(10)의 상부면보다 낮추기 위해, 상기SOG막(50)을 과도식각하는 것은 바람직하지 않다.
도 3을 참조하면, 상기 패드산화막 패턴(20)을 제거하여 상기 반도체기판(10)의 상부면을 노출시킨다. 도 2에서 설명한 바와 같이, 상기 제 2 SOG막 패턴(52)은 상기 상부 소자분리막 패턴(60) 및 상기 패드산화막 패턴(20)에 비해 빠른 식각 속도를 갖고 이에 더하여 상기 반도체기판(10)보다 높은 상부면을 갖는다. 이에 따라, 상기 패드산화막 패턴(20) 제거를 위한 식각 공정은 상기 제 2 SOG막 패턴(52)을 상기 상부 소자분리막 패턴(60)보다 빠른 속도로 식각한다. 그 결과, 상기 상부 소자분리막 패턴(60)과 상기 반도체기판(10) 사이에는 홈(99)이 형성된다. 상기 제 2 SOG막 패턴(52)이 식각된 홈(99)은 후속 공정에서 형성되는 게이트 패턴의 브리지를 유발하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 좁은 간격을 갖는 트렌치만을 SOG막을 포함하는 다층 구조로 형성하는 트렌치 소자분리 구조체 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정된 다층 구조의 트렌치 소자분리 구조체를 제공하는데 있다.
도 1 내지 도 3은 종래기술에 따른 트렌치 소자분리 구조체 형성 방법의 문제점을 설명하기 위한 공정단면도들이다.
도 4, 도 5, 도 6a, 도 7a, 도 8 및 도 9는 본 발명의 바람직한 일 실시예에 따른 트렌치 소자분리 구조체 형성 방법을 설명하기 위한 공정단면도들이다.
도 6b 및 도 7b는 본 발명의 바람직한 또다른 실시예에 따른 트렌치 소자분리 구조체 형성 방법을 설명하기 위한 공정단면도들이다.
도 10는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체를 설명하기 위한 단면도이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 통상적인 방법으로 매립할 수 있는 넓은 간격의 트렌치에서는 SOG막을 제거하는 트렌치 소자분리 구조체의 형성방법을 제공한다. 이 방법은 반도체기판의 제 1 영역 및 제 2 영역에 각각 제 1트렌치 및 제 2 트렌치를 형성하고, 상기 제 1 트렌치의 하부 영역을 채우는 하부 소자분리막 패턴을 형성한 후, 상기 제 1 트렌치의 상부 영역 및 상기 제 2 트렌치를 채우는 상부 소자분리막 패턴을 형성하는 단계를 포함한다.
상기 제 1 트렌치 및 제 2 트렌치를 형성하는 단계는 상기 반도체기판 상에 차례로 적층된 패드산화막 패턴 및 연마저지막 패턴을 형성한 후, 상기 연마저지막 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각하는 단계를 포함한다. 이때, 상기 제 2 트렌치는 상기 제 1 트렌치보다 넓은 폭을 갖도록 형성하는 것을 특징으로 갖는다. 또한, 상기 제 1 및 제 2 트렌치 형성 단계 후, 상기 제 1 및 제 2 트렌치를 포함하는 반도체기판 전면에 질화막 라이너를 더 형성할 수도 있다.
상기 하부 소자분리막 패턴을 형성하는 단계는 두가지 다른 실시예를 통해 이루어질 수 있다. 그 한가지 방법은 상기 제 1 및 제 2 트렌치가 형성된 결과물의 전면에 하부 소자분리막을 형성한 후, 그 위에 상기 제 2 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계를 포함한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제 2 영역 내의 상기 하부 소자분리막을 식각하여 적어도 상기 제 2 트렌치의 상부 측벽을 노출시킨다. 상기 포토레지스트 패턴을 제거한 후 잔존하는 상기 하부 소자분리막을 전면식각하여, 상기 제 1 트렌치의 상부 측벽을 노출시킴과 동시에 상기 제 1 트렌치의 하부영역을 채우는 하부 소자분리막 패턴을 형성한다.
또다른 방법은 상기 제 1 및 제 2 트렌치가 형성된 결과물의 전면에 하부 소자분리막을 형성한 후, 상기 하부 소자분리막을 전면식각하여 상기 제 1 트렌치의 하부영역 내에 하부 소자분리막 패턴을 형성하는 단계를 포함한다. 상기 하부 소자분리막 패턴이 형성된 결과물 상에 상기 제 2 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제 2 영역 내에 잔존하는 상기 하부 소자분리막을 제거한 후, 상기 포토레지스트 패턴을 제거한다.
이때, 상기 하부 소자분리막은 에스오지(SOG)막으로 형성하는 것이 바람직하다. 또한, 상기 하부 소자분리막을 전면식각하는 단계는 습식 식각 또는 건식 식각의 방법을 사용하여 실시하는 것이 바람직하다. 이에 더하여, 상기 하부 소자분리막 패턴을 형성한 후, 상기 하부 소자분리막 패턴을 치밀화하는 큐어링 공정을 더 실시하는 것이 바람직하다.
상기 상부 소자분리막 패턴을 형성하는 단계는 상기 하부 소자분리막 패턴이 형성된 결과물의 전면 상에 상부 소자분리막을 형성한 후, 상기 반도체기판의 표면이 노출될 때까지 상기 상부 소자분리막을 평탄화시키는 단계를 포함한다. 이때, 상기 상부 소자분리막을 평탄화시키는 단계는 화학기계적 연마 공정을 사용하여 실시하는 것이 바람직하다. 또한, 상기 상부 소자분리막은 고밀도 플라즈마 산화막(High Density Plasma Oxide) 또는 유에스지(USG)막 중 적어도 한가지를 사용하여 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 통상적인 방법으로 매립하기 어려운 정도의 큰 종횡비를 갖는 트렌치의 하부영역에만 SOG막 패턴을 배치하는 트렌치 소자분리 구조체를 제공한다. 이 트렌치 소자분리 구조체는 반도체기판의 제 1 영역 및 제 2 영역에 각각 형성된 제 1 트렌치 및 제 2 트렌치를 포함한다. 상기 제 1 트렌치의 하부 영역은 하부 소자분리막 패턴으로 채워진다. 상기 제 1 영역의 상부 영역 및 상기 제 2 트렌치는 상부 소자분리막 패턴에 의해 채워진다.
상기 트렌치의 내벽은 질화막 라이너 패턴으로 덮여지는 것이 바람직하다. 또한, 상기 하부 소자분리막 패턴은 SOG막이고, 상기 상부 소자분리막 패턴은 고밀도 플라즈마 산화막 또는 USG막 중 적어도 한가지인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4, 도 5, 도 6a, 도 7a, 도 8 및 도 9는 본 발명의 바람직한 일 실시예에 따른 트렌치 소자분리 구조체 형성 방법을 나타내는 공정단면도들이다.
도 4를 참조하면, 반도체기판(100) 상에 차례로 적층된 패드산화막, 연마저지막 및 하드마스크막을 형성한다. 상기 하드마스크막, 상기 연마저지막 및 상기 패드산화막을 차례로 패터닝하여, 하드마스크막 패턴(도시하지 않음), 연마저지막패턴(120) 및 패드산화막 패턴(110)으로 구성된 트렌치 마스크 패턴(125)을 형성한다. 상기 트렌치 마스크 패턴(125)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각 함으로써, 상기 반도체기판(100)의 제 1 영역(1) 및 제 2 영역(2)에 각각 제 1 트렌치(131) 및 제 2 트렌치(132)를 동시에 형성한다.
상기 제 1 트렌치(131)는 소자분리막 형성을 위해 통상적으로 사용되는 고밀도 플라즈마 산화막 등으로 한번에 매립하기 어려운 정도의 종횡비를 갖는 경우에 해당한다. 즉, 상기 트렌치 마스크 패턴(125) 및 상기 제 1 트렌치(131) 내벽에 의해 둘러싸이는 갭 영역은 적어도 4 이상의 종횡비를 갖는 경우이다. 반면, 상기 제 2 트렌치(132)는 상기 트렌치 마스크 패턴(125) 및 상기 제 2 트렌치(132) 내벽에 의해 둘러싸이는 갭 영역이 4 이하의 종횡비를 갖는 경우에 해당한다.
상기 트렌치 마스크 패턴(125)은 상기 하드마스크막 패턴 상에 형성되는 반사방지막 패턴(도시하지 않음)을 더 포함할 수도 있다. 상기 반사방지막 패턴, 상기 하드마스크막 패턴 및 상기 연마저지막 패턴(120)은 각각 실리콘산화질화막, 실리콘산화막 및 실리콘질화막인 것이 바람직하다. 후속 평탄화 공정의 안정화를 위해, 상기 반사방지막 패턴 및 상기 하드마스크막 패턴은 상기 제 1 및 제 2 트렌치(131,132) 형성을 위한 상기 식각 공정에서 제거되는 것이 바람직하다.
도 5를 참조하면, 선택적 열산화 공정에 의해 상기 제 1 트렌치(131) 및 제 2 트렌치(132) 내벽에 열산화막(140)을 형성한다. 상기 열산화막(140)을 포함하는 반도체기판 전면에, 차례로 적층된 질화막 라이너(150) 및 하부 소자분리막(160)을형성한다.
상기 하부 소자분리막(160)은 매립 특성이 우수한 SOG막으로 형성한다. 상기 하부 소자분리막(160)을 형성하는 방법은 상기 질화막 라이너(150)가 형성된 반도체기판 상에 액체 상태의 SOG막을 코팅한 후, 상기 반도체기판을 회전시키는 단계를 포함한다. 이후, 상기 SOG막이 코팅된 상기 반도체기판을 열처리하여 상기 SOG막 내에 포함된 솔벤트를 제거한다. 이에 따라, 상기 하부 소자분리막(160)은 좁은 간격의 트렌치, 즉 상기 제 1 트렌치(131)를 포함하는 상기 제 1 영역(1)에서는 평탄화된 상부면을 갖는다. 하지만, 종래기술에서 설명한 것처럼, 상기 하부 소자분리막(160)은 넓은 간격의 트렌치, 즉 제 2 트렌치(132)를 포함하는 상기 제 2 영역(2)에서는 평탄하지 못한 상부면을 갖는다. 즉, 상기 제 2 영역(2)에 형성되는 하부 소자분리막(160)은 상기 제 2 트렌치(132)의 가장자리가 중심부보다 두꺼운 두께를 갖는다.
상기 열산화막(140)은 상기 제 1 및 제 2 트렌치(131, 132) 형성을 위한 식각 공정에서 발생하는 상기 반도체기판(100)의 식각 손상을 치유하기 위한 물질막으로, 그 두께는 110Å인 것이 바람직하다. 또한, 상기 질화막 라이너(150)는 상기 하부 소자분리막(160) 식각하는 후속 공정에서 상기 열산화막(140) 및 상기 반도체기판(100)이 식각 손상을 받는 것을 방지하는 식각저지막의 역할을 한다. 따라서, 상기 질화막 라이너(150)는 상기 하부 소자분리막(160)에 대해 식각 선택성을 갖는 물질막, 바람직하게는 실리콘 질화막으로 형성한다. 이에 더하여, 상기 질화막 라이너(150)는 상기 하부 소자분리막(160)에 포함된 불순물 또는 후속 공정에서 주입되는 산소 원자가 상기 반도체기판으로 확산되는 것을 방지하기 위한 물질막이다. 따라서, 상기 질화막 라이너(150)는 불순물의 확산을 차단하는 특성이 우수한 저압 화학기상증착(low pressure chemical vapor deposition,LPCVD) 실리콘질화막인 것이 바람직하다. 불순물의 확산을 충분히 차단하는 동시에 상기 제 1 트렌치(131)의 종횡비에 대한 상기 질화막 라이너(150)의 영향을 최소화하기 위해, 상기 질화막 라이너(150)는 30 내지 140Å의 두께로 콘포말하게 형성하는 것이 바람직하다.
도 6a를 참조하면, 상기 제 1 영역(1)의 하부 소자분리막(160)을 덮되, 상기 제 2 영역(2)의 하부 소자분리막(160)은 노출시키는 포토레지스트 패턴(190)을 형성한다. 상기 포토레지스트 패턴(190)을 식각 마스크로 사용하여 상기 제 2 영역(2)의 하부 소자분리막(160)을 식각 함으로써, 제 1 하부 소자분리막(161) 및 제 2 하부 소자분리막(162)을 형성한다. 이후, 상기 포토레지스트 패턴(190)을 제거한다.
상기 제 2 하부 소자분리막(162)은 상기 제 2 영역(2)의 하부 소자분리막(160)이 식각되어 상기 제 2 트렌치(132) 내에 잔존하는 부분이다. 이때, 상기 제 2 하부 소자분리막(162)은 적어도 상기 반도체기판(100)의 상부면보다 낮은 상부면을 갖는 것이 바람직하다. 이에 더하여, 상기 제 2 하부 소자분리막(162)은 상기 식각 공정에서 제거될 수도 있다. 상기 제 1 하부 소자분리막(161)은 상기 포토레지스트 패턴(190)을 사용한 선택적 식각에 의해 상기 제 2 하부 소자분리막(162) 형성 공정에서 식각되지 않고 남은 상기 하부 소자분리막(160)의 잔존 부분이다. 따라서, 상기 제 1 하부 소자분리막(161)은 여전히 상기 제 1 트렌치(131)를 덮는 동시에 상기 제 1 영역(1)의 상기 트렌치 마스크 패턴(125)의 상부면도 덮는다.
상기 제 1 및 제 2 하부 소자분리막(161, 162) 형성을 위한 식각 공정은 상기 질화막 라이너(150)에 대한 식각 손상을 최소화하기 위해, 질화막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한 상기 식각 공정은 습식 식각, 건식 식각 또는 이들을 조합한 방식의 식각 방법에 의해 실시될 수 있다. 바람직하게는, 불산(HF)을 식각 에쳔트로 포함한 습식 식각으로 상기 식각 공정을 실시한다.
도 7a를 참조하면, 상기 제 1 하부 소자분리막(161)을 식각하여 상기 제 1 트렌치(131)의 하부 영역을 채우는 하부 소자분리막 패턴(164)을 형성한다. 상기 하부 소자분리막 패턴(164) 형성을 위한 식각 공정은 질화막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시한다. 상기 식각 공정 역시 습식 식각, 건식 식각 또는 이들을 조합한 방식의 식각 방법에 의해 실시될 수 있으며, 불산(HF)을 식각 에쳔트로 포함한 습식 식각으로 실시하는 것이 바람직하다. 이에 따라, 상기 제 2 트렌치(132)에 상기 제 2 하부 소자분리막(162)이 잔존하는 경우에도, 상기 하부 소자분리막 패턴(164) 형성을 위한 식각 공정에서 제거된다.
종래 기술에서 설명한 바와 같이, 트렌치 종횡비에 따른 치밀화 정도의 차이로 인해 상기 제 2 트렌치(132)에서는 홈(도 3의 99)이 발생하는 문제가 있다. 본 발명은 이 문제를 해결하기 위해 상기한 방법을 사용하여 상기 제 2 하부 소자분리막(162)을 제거한다. 그런데, 상기 제 2 하부 소자분리막(162)이 잔존하더라도 상기 반도체기판(100)보다 충분히 낮은 상부면을 갖는다면, 종래기술에서와 같은 홈(도 3의 99) 발생의 문제는 발생하지 않는다. 따라서, 상기 제 2 하부 소자분리막(162)의 상부면이 상기 반도체기판(100)보다 낮게 형성하는 한도에서는 제거되지 않고 잔존할 수도 있다.
이와 유사하게, 상기 하부 소자분리막 패턴(164) 역시 종래 기술에서 설명한 홈(도 3의 99) 발생의 문제 등을 방지하기 위해, 상기 반도체기판(100)의 상부면보다는 낮도록, 예를 들면 적어도 500Å 낮도록 형성되는 것이 바람직하다. 하지만, 상기 하부 소자분리막 패턴(164)은 상기 제 1 트렌치(131)의 종횡비를 감소시키기 위해 형성하는 물질막이다. 따라서, 상기 하부 소자분리막 패턴(164)이 형성된 상기 제 1 트렌치(131)는 후속 상부 소자분리막에 의해 매립가능한 종횡비를 갖도록, 상기 하부 소자분리막 패턴(164)을 형성해야 한다. 이처럼 상부면의 높이가 하한을 갖는다는 점에서, 상기 하부 소자분리막 패턴(164)은 제거되어도 상관없는 상기 제 2 하부 소자분리막(162)과 차이점을 가진다. 이후 설명에서는 상기 제 2 하부 소자분리막(162)이 제거된 경우로 한정하여 설명하기로 한다.
도 8을 참조하면, 상기 하부 소자분리막 패턴(164)을 SOG막으로 형성할 경우, 상기 하부 소자분리막 패턴(164)이 형성된 반도체기판에 대해 큐어링 공정을 실시한다. 상기 큐어링 공정은 산소 원자를 상기 하부 소자분리막 패턴(164) 내로 침투시켜 상기 SOG막이 산화막의 특성을 갖게 하는 공정으로, 산소 가스 또는 탈이온수를 사용하여 실시하는 것이 바람직하다.
상기 큐어링 공정을 거친 반도체기판 전면에 상부 소자분리막을 형성하여,상기 제 2 트렌치(132) 및 상기 하부 소자분리막 패턴(164)이 형성된 상기 제 1 트렌치(131)의 상부 영역을 채운다. 상기 상부 소자분리막은 통상적인 방법을 사용하여 형성되는 고밀도 플라즈마 산화막 또는 USG막인 것이 바람직하다. 이때, 상기 하부 소자분리막 패턴(164)에 의해 상기 제 1 트렌치(131)의 종횡비가 낮아졌기 때문에, 상기 제 1 트렌치(131)는 상기 고밀도 플라즈마 산화막 또는 상기 USG막 등으로도 공극없이 매립된다. 상기 상부 소자분리막을 상기 고밀도 플라즈마 산화막으로 형성할 경우, 상기 질화막 라이너(150)의 표면은 플라즈마 손상을 입는다. 이를 예방하기 위해 상기 고밀도 플라즈마 산화막 형성 전에, 약 100Å의 두께를 갖는 또다른 LPCVD 산화막을 형성할 수도 있다.
상기 연마저지막 패턴(120)이 완전히 노출될 때까지 상기 상부 소자분리막 및 상기 질화막 라이너(150)를 차례로 평탄화 식각 함으로써, 상부 소자분리막 패턴(170) 및 질화막 라이너 패턴(152)을 형성한다. 상기 평탄화 식각 공정은 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 또한 상기 상부 소자분리막 패턴(170)의 상부면과 상기 반도체기판(100)의 상부면과의 높이 차이가 클 경우, 후속 공정에서 어려움을 초래하므로 그 높이의 차이를 낮추는 것이 바람직하다. 상기 연마저지막 패턴(120)은 상기 상부 소자분리막 패턴(170) 형성을 위한 상기 식각 공정에서 식각저지막으로 사용된다.
도 9를 참조하면, 상기 연마저지막 패턴(120) 및 상기 패드산화막 패턴(110)을 차례로 제거하여, 상기 반도체기판(100)의 상부면을 노출시킨다.
상기 연마저지막 패턴(120) 제거를 위한 식각 공정은 등방성 식각의 방법으로, 실리콘 산화막에 대해 식각 선택비를 갖는 실리콘질화막 식각 레서피로 실시한다. 이때, 상기 연마저지막 패턴(120)을 완전히 제거하지 않을 경우, 그 하부의 패드산화막 패턴(110) 제거를 위한 후속 식각 공정이 불완전하게 이루어지는 문제가 발생한다. 따라서, 상기 연마저지막 패턴(120) 제거 공정은 과도식각의 방법으로 실시하여 상기 패드산화막 패턴(110)의 상부면을 완전히 노출시키는 것이 바람직하다.
상기 상부면이 노출된 패드 산화막 패턴(110)의 제거는 등방성 식각의 방법으로, 실리콘에 대해 식각 선택비를 갖는 실리콘산화막 식각 레서피로 실시한다. 하지만 이러한 식각 레서피에도 불구하고, 상기 상부 소자분리막 패턴(170) 역시 리세스되어 라운딩된 상부 모서리를 갖게 된다.
이때, 종래 기술과는 달리 상기 제 1 및 제 2 트렌치(131, 132)는 상기 상부 소자분리막 패턴(170)에 의해 덮이고, 상기 SOG막으로 이루어진 상기 하부 소자분리막 패턴(164)을 노출시키지 않는다. 따라서, 상기 SOG막의 빠른 식각 속도에 의한 홈(도 3의 99) 발생의 문제는 예방된다.
상기 제 2 트렌치(132)에서 상기 하부 소자분리막(160)을 제거하기 위한 상기의 방법은 도 6a 및 도 7a의 과정을 변형시킨 또다른 실시예를 통해서도 달성될 수 있다. 이 또다른 실시예는 도 4, 도 5, 도 8 및 도 9의 과정을 동일하게 포함한다. 도 6b 및 7b는 본 발명의 바람직한 또다른 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 공정단면도들이다.
도 6b를 참조하면, 도 5에서 설명한 상기 하부 소자분리막(160)을 전면 식각하여 상기 제 1 트렌치(131)의 하부 영역을 채우는 하부 소자분리막 패턴(164) 및 상기 제 2 트렌치(132)의 하부 영역을 채우는 제 3 하부 소자분리막(166)을 형성한다.
도 7a에서 설명한 바와 같이, 상기 하부 소자분리막 패턴(164)은 상기 반도체기판(100)의 상부면보다는 적어도 500Å 낮은 것이 바람직하다. 또한, 상기 하부 소자분리막 패턴(164)은 상기 제 1 트렌치(131)의 종횡비를 감소시키기 위해, 상기 하부 소자분리막 패턴(164)이 형성된 상기 제 1 트렌치(131)의 종횡비가 4 이하가 되도록 형성하는 것이 바람직하다. 이때, 상기 제 3 하부 소자분리막(166)은 종래 기술에서 설명한 트렌치 종횡비에 따른 치밀화 정도의 차이로 인해, 상기 하부 소자분리막(160) 식각 공정에서 상기 하부 소자분리막 패턴(164)보다 높은 상부면을 갖는다.
도 7b를 참조하면, 상기 제 1 영역(1)을 덮는 포토레지스트 패턴(190)을 형성한 후, 이를 식각 마스크로 사용하여 상기 제 2 트렌치(132) 내의 상기 제 3 하부 소자분리막(166)을 제거한다. 이후, 상기 포토레지스트 패턴(190)을 제거한다.
이에 따라, 상기 하부 소자분리막 패턴(164)은 상기 제 1 트렌치(131)의 하부 영역을 채우는 반면, 상기 제 2 트렌치(132)에서는 제거된다.
도 10은 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 구조체를 설명하기 위한 사시도이다.
도 10을 참조하면, 반도체기판(100)의 제 1 영역(1) 및 제 2 영역(2)에는 각각의 영역에서 소자활성영역을 한정하는 제 1 트렌치(131) 및 제 2 트렌치(132)가 배치된다. 상기 제 1 영역(1) 및 상기 제 2 영역(2)의 구분은 각 영역 내에 형성되는 트렌치의 종횡비를 기준으로 한다. 바람직하게는, 4 이상의 종횡비를 갖는 트렌치가 형성되는 반도체기판 상의 영역을 제 1 영역(1), 4 이하의 종횡비를 갖는 트렌치가 형성되는 반도체기판 상의 영역은 제 2 영역(2)으로 구분한다. 즉, 상기 제 1 트렌치(131)는 4 이상의 종횡비를, 상기 제 2 트렌치(132)는 4 이하의 종횡비를 갖는 경우이다.
상기 제 1 트렌치(131) 및 상기 제 2 트렌치(132)의 내벽에는 차례로 적층된 열산화막(140) 및 질화막 라이너 패턴(152)이 배치된다. 상기 열산화막(140) 및 상기 질화막 라이너 패턴(152)은 모두 콘포말한 두께로 형성되는 것이 바람직하다. 상기 열산화막(140)은 110Å의 두께로, 상기 질화막 라이너 패턴(152)은 30 내지 140Å의 두께인 것이 바람직하다.
상기 질화막 라이너 패턴(152)이 형성된 제 1 트렌치(131)의 하부 영역에는 상기 반도체기판(100)보다 낮은 상부면을 갖는 하부 소자분리막 패턴(164)이 배치된다. 상기 하부 소자분리막 패턴(164)은 상기 반도체기판(100)의 상부면보다 적어도 500Å 낮은 것이 바람직하다. 이에 더하여, 상기 열산화막(140) 및 상기 질화막 라이너 패턴(152)이 형성된 상기 제 1 트렌치(131)의 측벽과 상기 하부 소자분리막 패턴(164)의 상부면이 이루는 갭영역의 종횡비는 3 이하인 것이 바람직하다. 상기 하부 소자분리막 패턴(164)은 상기 제 2 트렌치(132)의 하부 영역에도 배치될 수도 있고, 이 경우 상기 제 1 트렌치(131)에 배치되는 상기 하부 소자분리막 패턴(164)과 동일하게 상기 반도체기판(100)보다 적어도 500Å 낮은 상부면을 갖어야 한다. 하지만, 상기 하부 소자분리막 패턴(164)은 상기 제 1 트렌치(131)에서는 필수적으로 배치되는 반면, 상기 제 2 트렌치(132)에서는 배치되지 않을 수도 있다.
상기 하부 소자분리막 패턴(164)이 배치된 상기 제 1 트렌치(131)의 상부에는 상부 소자분리막 패턴(170)이 배치된다. 또한, 상기 상부 소자분리막 패턴(170)은 상기 제 2 트렌치(132)를 채우도록 배치된다. 이에 따라, 상기 제 1 트렌치(131)는 차례로 적층된 상기 하부 소자분리막 패턴(164) 및 상기 상부 소자분리막 패턴(170)으로 채워지고, 상기 제 2 트렌치(132)는 상기 상부 소자분리막 패턴(170)으로 채워진다.
상기 상부 소자분리막 패턴(170)의 상부면은 상기 반도체기판(100)의 상부면보다 높지만, 그 높이의 차이는 작은 것이 바람직하다. 또한 상기 상부 소자분리막 패턴(170)의 상부면은 라운딩되는 것이 바람직하다. 상기 하부 소자분리막 패턴(164)은 SOG막이고, 상기 상부 소자분리막 패턴(170)은 HDP 산화막 또는 USG막 중의 한가지인 것이 바람직하다.
본 발명에 따르면, 넓은 간격을 갖는 트렌치는 상부 소자분리막 패턴 만으로 채우는 반면 좁은 간격을 갖는 트렌치는 차례로 적층된 하부 소자분리막 패턴 및 상부 소자분리막 패턴으로 채운다. 이에 따라, 하부 소자분리막 패턴이 노출됨으로 발생하는 홈 및 그에 따른 게이트 패턴 사이의 브리지를 예방할 수 있다.

Claims (19)

  1. 반도체기판의 제 1 영역 및 제 2 영역에 각각 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;
    상기 제 1 및 제 2 트렌치를 포함하는 반도체기판 상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너가 형성된 상기 제 1 트렌치의 상부 측벽을 노출시키면서, 상기 제 1 트렌치의 하부 영역을 채우는 하부 소자분리막 패턴을 형성하는 단계; 및
    상기 제 1 트렌치의 상부 영역 및 상기 제 2 트렌치를 채우는 상부 소자분리막 패턴을 형성하는 단계를 포함하되,
    상기 하부 소자분리막 패턴은 에스오지막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 제 2 트렌치는 상기 제 1 트렌치보다 넓은 폭을 갖도록 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 제 1 영역 및 제 2 영역은 각각 셀 어레이 영역 및 주변회로 영역인 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 제 1 트렌치 및 제 2 트렌치를 형성하는 단계는
    상기 반도체기판 상에 차례로 적층된 패드산화막 패턴 및 연마저지막 패턴을형성하는 단계; 및
    상기 연마저지막 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하는 단계는
    상기 제 1 및 제 2 트렌치가 형성된 결과물의 전면에 하부 소자분리막을 형성하는 단계;
    상기 하부 소자분리막 상에 상기 제 2 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제 2 영역 내의 상기 하부 소자분리막을 식각하여 적어도 상기 제 2 트렌치의 상부 측벽을 노출시키는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 포토레지스트 패턴이 제거된 결과물 상에 잔존하는 상기 하부 소자분리막을 전면식각하여 상기 제 1 트렌치의 상부측벽을 노출시킴과 동시에 상기 제 1 트렌치의 하부영역을 채우는 하부 소자분리막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제 5 항에 있어서,
    상기 하부 소자분리막은 에스오지(SOG)막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제 5 항에 있어서,
    상기 하부 소자분리막을 전면식각하는 단계는 습식 식각 또는 건식 식각의 방법을 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하는 단계는
    상기 제 1 및 제 2 트렌치가 형성된 결과물의 전면에 하부 소자분리막을 형성하는 단계;
    상기 하부 소자분리막을 전면식각하여 상기 제 1 트렌치의 하부영역 내에 하부 소자분리막 패턴을 형성하는 단계;
    상기 하부 소자분리막 패턴이 형성된 결과물 상에 상기 제 2 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제 2 영역 내에 잔존하는 상기 하부 소자분리막을 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  9. 제 8 항에 있어서,
    상기 하부 소자분리막은 에스오지(SOG)막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  10. 제 8 항에 있어서,
    상기 하부 소자분리막을 전면식각하는 단계는 습식 식각 또는 건식 식각의 방법을 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  11. 제 1 항에 있어서,
    상기 상부 소자분리막 패턴을 형성하는 단계는
    상기 하부 소자분리막 패턴이 형성된 결과물의 전면 상에 상부 소자분리막을 형성하는 단계; 및
    상기 반도체기판의 표면이 노출될 때까지 상기 상부 소자분리막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  12. 제 11 항에 있어서,
    상기 상부 소자분리막을 평탄화시키는 단계는 화학기계적 연마 공정을 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 상부 소자분리막 패턴은 고밀도 플라즈마 산화막(High Density Plasma Oxide) 또는 유에스지(USG)막 중 적어도 한가지를 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  15. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴 형성 단계 후, 상기 하부 소자분리막 패턴을 치밀화하는 열산화 공정을 실시하는 단계를 더 포함하는 트렌치 소자분리 방법.
  16. 반도체기판의 제 1 영역 및 제 2 영역에 각각 형성된 제 1 트렌치 및 제 2 트렌치;
    상기 제 1 및 제 2 트렌치의 내벽을 덮는 질화막 라이너 패턴;
    상기 제 1 트렌치의 상부 측벽을 노출시키면서 그 하부 영역을 채우는 하부 소자분리막 패턴; 및
    상기 제 1 트렌치의 상부 영역 및 상기 제 2 트렌치를 채우는 상부 소자분리막 패턴을 포함하되,
    상기 하부 소자분리막 패턴은 에스오지(SOG)막인 것을 특징으로 하는 트렌치 소자분리 구조체.
  17. 삭제
  18. 삭제
  19. 제 16 항에 있어서,
    상기 상부 소자분리막 패턴은 고밀도 플라즈마 산화막 또는 유에스지(USG)막 중 적어도 한가지인 것을 특징으로 하는 트렌치 소자분리 구조체.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7001823B1 (en) * 2001-11-14 2006-02-21 Lsi Logic Corporation Method of manufacturing a shallow trench isolation structure with low trench parasitic capacitance
US6670691B1 (en) * 2002-06-18 2003-12-30 Advanced Micro Devices, Inc. Shallow trench isolation fill process
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
KR100476934B1 (ko) * 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
JP2004193585A (ja) * 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
GB0312796D0 (en) * 2003-06-04 2003-07-09 Trikon Technologies Ltd Trench filling methods
US7354834B2 (en) * 2003-06-04 2008-04-08 Dongbu Electronics Co., Ltd. Semiconductor devices and methods to form trenches in semiconductor devices
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
KR100545697B1 (ko) 2003-12-29 2006-01-24 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리 방법
US20050170661A1 (en) * 2004-02-04 2005-08-04 International Business Machines Corporation Method of forming a trench structure
JP2005286256A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置及びその製造方法
US7332408B2 (en) 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US8012847B2 (en) * 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
US7772672B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Semiconductor constructions
US20080166854A1 (en) * 2005-09-09 2008-07-10 Dong-Suk Shin Semiconductor devices including trench isolation structures and methods of forming the same
US20070082504A1 (en) * 2005-10-12 2007-04-12 Infineon Technologies Ag Pre-metal dielectric semiconductor structure and a method for depositing a pre-metal dielectric on a semiconductor structure
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070212849A1 (en) * 2006-03-10 2007-09-13 Frank Ludwig Method of fabricating a groove-like structure in a semiconductor device
CN101079391B (zh) * 2006-05-26 2012-01-25 中芯国际集成电路制造(上海)有限公司 用于半导体器件的具有高间隙填充能力的方法
KR100816749B1 (ko) * 2006-07-12 2008-03-27 삼성전자주식회사 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들
US7968425B2 (en) 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
KR100748559B1 (ko) 2006-08-09 2007-08-10 삼성전자주식회사 플래시 메모리 장치 및 그 제조 방법
JP2008091614A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
JP2008103645A (ja) * 2006-10-20 2008-05-01 Toshiba Corp 半導体装置の製造方法
JP5091487B2 (ja) * 2007-01-09 2012-12-05 株式会社東芝 半導体装置の製造方法
KR100842749B1 (ko) * 2007-03-27 2008-07-01 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리막 형성방법
GB0710335D0 (en) * 2007-05-31 2007-07-11 Aviza Technologies Ltd A method of filling trenches on a substrate
KR100869853B1 (ko) * 2007-06-29 2008-11-21 주식회사 하이닉스반도체 반도체소자의 트랜치 소자분리막 형성방법
KR100894792B1 (ko) * 2007-11-02 2009-04-24 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
US7611963B1 (en) * 2008-04-29 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a multi-layer shallow trench isolation structure in a semiconductor device
KR20100035000A (ko) * 2008-09-25 2010-04-02 삼성전자주식회사 서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자
US8367515B2 (en) * 2008-10-06 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement
KR200449776Y1 (ko) * 2008-10-10 2010-08-09 김영환 조명램프 지지장치
KR101062293B1 (ko) * 2008-11-14 2011-09-05 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5841306B2 (ja) * 2009-05-08 2016-01-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8404561B2 (en) * 2009-05-18 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating an isolation structure
KR20110003191A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 소자 분리막 및 반도체 소자의 형성 방법
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
KR101666645B1 (ko) * 2010-08-05 2016-10-17 삼성전자주식회사 다양한 소자 분리 영역들을 갖는 반도체 소자의 제조 방법
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US9330956B1 (en) * 2015-01-26 2016-05-03 United Microelectronics Corporation Method for manufacturing semiconductor device
TWI687987B (zh) * 2015-02-17 2020-03-11 愛爾蘭商滿捷特科技公司 填充蝕刻洞的製程
US10153195B1 (en) * 2017-05-18 2018-12-11 Micron Technology, Inc. Semiconductor constructions comprising dielectric material
KR20200028070A (ko) 2018-09-05 2020-03-16 삼성전자주식회사 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자
CN112864092B (zh) * 2019-11-26 2024-03-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020634A (ko) * 1992-03-13 1993-10-20 김광호 반도체장치의 소자분리방법
JPH0661342A (ja) * 1992-06-18 1994-03-04 Hyundai Electron Ind Co Ltd トレンチ素子分離膜製造方法
KR970023998A (ko) * 1995-10-28 1997-05-30 김광호 트렌치 소자 분리 방법
JPH09153542A (ja) * 1995-11-30 1997-06-10 Nec Corp 半導体装置の製造方法
KR19980050421A (ko) * 1996-12-20 1998-09-15 김영환 반도체 장치의 트렌치형 소자분리막 형성 방법
KR20010058498A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 트렌치형 소자분리막 형성방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
US4671970A (en) * 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
KR950002190A (ko) 1993-06-07 1995-01-04 배순훈 유,무선 진공청소기의 저전압/고전압 겸용 모터
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5445989A (en) * 1994-08-23 1995-08-29 United Microelectronics Corp. Method of forming device isolation regions
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6030881A (en) * 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
KR100295782B1 (ko) * 1999-07-03 2001-07-12 윤종용 얕은 트렌치 소자분리 방법
US6335235B1 (en) * 1999-08-17 2002-01-01 Advanced Micro Devices, Inc. Simplified method of patterning field dielectric regions in a semiconductor device
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US6583025B2 (en) * 2000-07-10 2003-06-24 Samsung Electronics Co., Ltd. Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace
US6316331B1 (en) * 2000-10-13 2001-11-13 Vanguard International Semiconductor Corp. Method of making dishing-free insulator in trench isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020634A (ko) * 1992-03-13 1993-10-20 김광호 반도체장치의 소자분리방법
JPH0661342A (ja) * 1992-06-18 1994-03-04 Hyundai Electron Ind Co Ltd トレンチ素子分離膜製造方法
KR970023998A (ko) * 1995-10-28 1997-05-30 김광호 트렌치 소자 분리 방법
JPH09153542A (ja) * 1995-11-30 1997-06-10 Nec Corp 半導体装置の製造方法
KR19980050421A (ko) * 1996-12-20 1998-09-15 김영환 반도체 장치의 트렌치형 소자분리막 형성 방법
KR20010058498A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 트렌치형 소자분리막 형성방법

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US6756654B2 (en) 2004-06-29
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