KR100245090B1 - 반도체 소자의 소자분리절연막 형성방법 - Google Patents

반도체 소자의 소자분리절연막 형성방법 Download PDF

Info

Publication number
KR100245090B1
KR100245090B1 KR1019960080005A KR19960080005A KR100245090B1 KR 100245090 B1 KR100245090 B1 KR 100245090B1 KR 1019960080005 A KR1019960080005 A KR 1019960080005A KR 19960080005 A KR19960080005 A KR 19960080005A KR 100245090 B1 KR100245090 B1 KR 100245090B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
trench
device isolation
semiconductor substrate
Prior art date
Application number
KR1019960080005A
Other languages
English (en)
Other versions
KR19980060643A (ko
Inventor
박용준
김충배
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960080005A priority Critical patent/KR100245090B1/ko
Publication of KR19980060643A publication Critical patent/KR19980060643A/ko
Application granted granted Critical
Publication of KR100245090B1 publication Critical patent/KR100245090B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Abstract

본 발명은 반도체소자의 소자분리 절연막 형성방법에 관한 것으로, 반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리 절연막 형성방법에 있어서, 상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하고 상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성한 다음, 상기 제2절연막을 제거하고 상기 트렌치 표면을 산화시켜 제3절연막을 형성한 다음, 상기 트렌치를 매립하는 폴리실리콘을 형성하고 상기 제1절연막을 노출시킬 때까지 CMP 하여 상기 폴리실리콘을 평탄화시킨 다음, 상기 폴리실리콘을 산화시켜 소자분리 절연막을 형성한 다음, 후속공정인 제1절연막 제거공정과 반도체기판의 세정공정으로 보이드 없이 완전히 매립된 평탄화된 소자분리 절연막을 형성하여 후속공정을 용이하게 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 동시에 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리 절연막 형성방법
본 발명은 반도체소자의 소자분리 절연막 형성방법에 관한 것으로, 특히 소자분리영역의 반도체기판을 식각하고 이를 절연물질로 매립하여 소자분리 절연막을 형성하는 방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리 절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스(LOCOS:LOCal Oxidation of Silicon, 이하에서 LOCOS라 함) 방법, 실리콘기판 상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘.(Poly-Buffed LOCOS, 이하에서 PBL이라 함) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치(trench) 방법 등이 있다.
그러나, 상기 LOCOS 방법은 소자의 고집적화에 따라, 소자분리 절연막 산화공정시 산소의 측면확산에 의한 버즈빅(bird's beak)현상에 의해 활성영역이 작아지는 문제점을 가지고 있으며, 또한 좁은 영역에서 산화막 성장이 잘되지 않는 현상(field oxide ungrown) 또는 소자분리 산화막의 씨닝(thining)현상 등과 같은 문제로 원하는 두께의 산화막을 형성시키는데 근본적인 문제점을 가지고 있다.
또한, LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리 절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
상기 단점을 해결하기 위하여 최근에는 트렌치를 형성하고 이를 매립하는 방법을 사용하고 있다.
그러나, 상기 트렌치 방법은 소자분리영역이 넓은 경우는 디싱(dishing)현상이 유발되고, 좁은 경우는 트렌치에 보이드(void)가 형성되어 소자의 동작특성을 저하시킨다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도로서, 트렌치를 형성하고 이를 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition, 이하에서 HDP CVD라 함)으로 매립하였으나 디싱현상이 발생되는 것을 도시한다.
먼저, 반도체기판(71) 상부에 패드산화막(73)을 형성하고, 상기 패드산화막(73) 상부에 질화막(75)을 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(75)과 패드산화막(73) 및 일정두께의 반도체기판(71)을 식각하여 상기 반도체기판(71)에 트렌치를 형성한다. 이때, 패턴이 밀집되는 영역에 형성되는 좁은 영역의 소자분리영역의 소폭의 트렌치(77)가 형성되고, 패턴이 형성되지 않은 넓은 영역의 소자분리영역은 광폭의 트렌치(79)가 형성된다.
그 다음에, 상기 트렌치(77,79)를 매립하는 산화막(81)을 형성한다.
이때, 상기 산화막(81)은 HDP CVD 산화막을 형성한 것으로, 아르곤 이온에 의한 이방성식각공정과 증착공정이 동시에 실시되며 그 비율은 1:3 정도가 된다. 여기서, 상기 HDP CVD 산화막인 산화막(81)은 소폭의 활성영역에는 적게 형성되고, 광폭의 활성영역에는 많이 형성된다.
여기서, 상기 산화막(81)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, 이하에서 LPCVD이라 함) 산화막이나 오존-테오스 대기압화학기상증착(O3-TetraEthylOrthoSilicate Atmospheric-Pressure Chemical Vapor Deposition, 이하에서 O3-TEOS APCVD라 함)으로 형성할 수도 있다.(도 1a)
그리고, 상기 산화막(81)을 CMP 하여 상부면을 평탄하게 형성한다. 그러나, 상기 CMP 공정시 상기 광폭의 트렌치(79)가 형성된 부분은 디싱현상이 발생된다.(도 1b)
상기한 바와 같이 종래기술에 따른 반도체소자의 소자분리 절연막 형성방법은, 트렌치를 매립하는 절연막의 상부면을 평탄하게 형성할 수 없거나 상기 트렌치를 완전히 매립할 수 없어서 후속공정을 어렵게 함으로써 소자분리의 특성을 저하시켜 반도체소자의 수율을 저하시키고 반도체소자의 특성 및 신뢰성을 어렵게 하며 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치를 완전히 매립하는 평탄화된 소자분리 절연막을 형성하여 후속공정을 용이하게 함으로써 반도체소자의 수율을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리 절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a는 종래기술의 제1실시예에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도.
도 1b 및 도 1c는 종래기술의 제2실시예에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도.
도 2a는 본 발명의 제1실시예에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도.
도 2b는 본 발명의 제2실시예에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11,71:반도체기판13,73:패드산화막
15,75:질화막17:트렌치
19,81:산화막21:폴리실리콘
23:소자분리 절연막77:소폭의 소자분리 절연막
79:광폭의 소자분리 절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리 절연막 형성방법은, 반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리 절연막 형성방법에 있어서, 상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하는 공정과, 상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 제2절연막을 제거하는 공정과, 상기 트렌치 표면을 산화시켜 제3절연막을 형성하는 공정과, 상기 트렌치를 매립하는 폴리실리콘을 형성하는 공정과, 상기 제1절연막을 노출시킬 때까지 CMP 하여 상기 폴리실리콘을 평탄화시키는 공정과, 상기 폴리실리콘을 산화시켜 소자분리 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 상기한 목적을 달성하기 위한 본 발명의 원리는, 트렌치의 표면을 산화시켜 산화막을 형성하고 패드절연막 상부의 질화막을 제거한 다음, 상기 트렌치를 매립하는 평탄화된 폴리실리콘을 형성하고 이를 산화시킴으로써 상기 트렌치를 보이드 없이 완전히 매립하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리 절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13), 질화막(15)을 각각 일정두께 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(15), 패드산화막(13) 및 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.
이때, 상기 트렌치(19)는 반도체기판(11)을 0∼4000Å 정도의 두께 식각하여 형성한 것이다.
그 다음에, 상기 트렌치(17) 표면을 산화시켜 산화막(19)을 형성한다.(도 2a)
그리고, 상기 질화막(15)을 제거한다. 이때, 상기 질화막(15)은 패드산화막(13)과 산화막(19)과 식각선택비 차이를 이용하여 제거한다.(도 2b)
그 다음에, 상기 트렌치(21)를 매립하는 폴리실리콘(21)을 전체표면상부에 증착한다.(도 2c)
그리고, 상기 폴리실리콘(21)을 CMP 하되, 상기 패드산화막(13)이 노출되도록 상기 트렌치(17)를 완전히 매립하는 평탄화된 폴리실리콘(21)층을 형성한다.(도 2d)
그리고, 상기 폴리실리콘(21)을 산화시켜 소자분리 산화막(23)을 형성한다.(도 2e)
여기서, 볼록한 형상의 소자분리 산화막(23)은 후속공정인 상기 패드산화막(13) 제거공정과 반도체기판(11)의 표면 세정공정 그리고, 게이트 산화막(도시안됨)을 형성하기 위한 세정공정시 식각되어 상부면이 평탄화된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리 절연막 형성방법은, 트렌치 표면을 산화시켜 단차피복성을 향상시키고 단차피복성이 우수한 폴리실리콘으로 상기 트렌치를 매립한 다음, 평탄화식각공정으로 상기 트렌치만을 매립하여 평탄화시키고 상기 폴리실리콘을 산화시켜 소자분리 절연막을 형성한 다음, 후속공정인 패드절연막 제거공정과 세정공정으로 상기 소자분리 절연막을 평탄화시켜 상기 트렌치를 보이드 없이 완전히 매립하는 평탄화된 소자분리 절연막을 형성함으로써 후속공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (5)

  1. 반도체기판을 일정두께 식각하고 이를 매립하는 트렌치형 소자분리 절연막 형성방법에 있어서,
    상기 반도체기판 상부에 제1절연막과 제2절연막을 형성하는 공정과,
    상기 제2절연막, 제1절연막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 제2절연막을 제거하는 공정과,
    상기 트렌치 표면을 산화시켜 제3절연막을 형성하는 공정과,
    상기 트렌치를 매립하는 폴리실리콘을 형성하는 공정과,
    상기 제1절연막을 노출시킬 때까지 CMP 하여 상기 폴리실리콘을 평탄화시키는 공정과,
    상기 폴리실리콘을 산화시켜 소자분리 절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리 절연막 형성방법.
  2. 청구항 1에 있어서,
    상기 제1절연막은 패드산화막인 것을 특징으로 하는 반도체소자의 소자분리 절연막 형성방법.
  3. 청구항 1에 있어서,
    상기 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 절연막 형성방법.
  4. 청구항 1에 있어서,
    상기 트렌치는 0∼4000Å 정도의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 절연막 형성방법.
  5. 청구항 1에 있어서,
    상기 제3절연막은 산화막인 것을 특징으로 하는 반도체소자의 소자분리 절연막 형성방법.
KR1019960080005A 1996-12-31 1996-12-31 반도체 소자의 소자분리절연막 형성방법 KR100245090B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960080005A KR100245090B1 (ko) 1996-12-31 1996-12-31 반도체 소자의 소자분리절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960080005A KR100245090B1 (ko) 1996-12-31 1996-12-31 반도체 소자의 소자분리절연막 형성방법

Publications (2)

Publication Number Publication Date
KR19980060643A KR19980060643A (ko) 1998-10-07
KR100245090B1 true KR100245090B1 (ko) 2000-03-02

Family

ID=19493361

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960080005A KR100245090B1 (ko) 1996-12-31 1996-12-31 반도체 소자의 소자분리절연막 형성방법

Country Status (1)

Country Link
KR (1) KR100245090B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005939A (ko) * 1994-07-14 1996-02-23 김주용 반도체 소자분리막 형성 방법
KR960009105A (ko) * 1994-08-04 1996-03-22 김주용 반도체소자의 소자분리 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960005939A (ko) * 1994-07-14 1996-02-23 김주용 반도체 소자분리막 형성 방법
KR960009105A (ko) * 1994-08-04 1996-03-22 김주용 반도체소자의 소자분리 방법

Also Published As

Publication number Publication date
KR19980060643A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
US6174785B1 (en) Method of forming trench isolation region for semiconductor device
US20010036705A1 (en) Semiconductor device and method of manufacturing the device
KR19990084517A (ko) 트렌치 격리 형성 방법
US5926717A (en) Method of making an integrated circuit with oxidizable trench liner
US6436611B1 (en) Trench isolation method for semiconductor integrated circuit
US20020004284A1 (en) Method for forming a shallow trench isolation structure including a dummy pattern in the wider trench
KR100251280B1 (ko) 샐로우 트랜치 아이솔레이션 방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR100245090B1 (ko) 반도체 소자의 소자분리절연막 형성방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100355870B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100979230B1 (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR100232888B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR19980048836A (ko) 반도체 소자의 소자분리막 형성방법
KR19990006000A (ko) 반도체 소자의 소자분리막 제조방법
KR20030000129A (ko) 반도체소자의 소자분리절연막 형성방법
KR100245084B1 (ko) 반도체 소자의 소자분리막 형성방법
KR0170728B1 (ko) 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법
KR0142984B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100228345B1 (ko) 반도체 장치의 소자분리 방법
KR19990070373A (ko) 반도체장치의 소자격리방법
KR100550635B1 (ko) 반도체소자 및 그의 제조 방법
KR100513800B1 (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee