KR100228345B1 - 반도체 장치의 소자분리 방법 - Google Patents

반도체 장치의 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체기판 상기 식각마스크를 형성하고 상기 반도체기판을 식각하여 트렌치를 형성하는 제1단계; 상기 마스크를 제거하는 제2단계; 상기 제2단계가 완료된 결과물을 열 산화시켜 열산화막을 형성하는 제3단계; 상기 열산화막 상에 화학기상증착에 의해 절연막을 형성하는 제4단계; 및 상기 반도체기판 표면이 드러나도록 상기 절연막과 상기 열산화막을 식각하여 평탄화하는 제5단계를 포함하여 이루어지며, 상기 트렌치는 예정된 소자분리 영역 보다 적게 형성하고, 상기 열산화막은 상기 트렌치 내의 양 측면에서 성장해 오는 열산화막이 서로 만나지 않도록 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법에 관한 것으로, 열산화막으로 소자분리막이 형성되므로 절연 특성이 우수하고, 버즈비크의 발생을 원칙적으로 방지하므로 넓은 활성영역을 확보하며, 평탄화 역시 좋아 계속적으로 이어지는 후속 공정의 마진을 확보하는 효과가 있다.

Description

반도체 장치의 소자분리 방법
제1도 및 제2도는 종래기술에 따른 소자분리 공정도.
제3도는 본 발명의 일실시예에 따른 소자분리 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 감광막 패턴
33 : 트렌치 34 : 열산화막
35 : CVD 산화막
본 발명은 반도체장치의 소자분리(isolation) 방법에 관한 것으로, 특히 좋은 평탄화와 넓은 활성영역 및 절연 특성이 우수한 소자분리막을 얻을 수 있는 소자분리 방법에 관한 것이다.
일반적으로 반도체장치를 제조할시 실리콘 기판에 소자간을 분리를 위한 소자분리막을 형성하여 필드영역을 형성하고 있다.
반도체장치가 고집적화되면서, 이러한 필드(field)영역은 그 폭이 좁아야만 넓은 활성(active)영역을 얻을 수 있기 때문에 이를 위한 노력이 계속적으로 진행되고 있다.
종래의 소자분리 방법을 제1도 및 제2도를 통해 살펴본다.
제1(a)도 및 제1(b)도는 국부산화공정(LOCOS : Local Oxidation Of silicon)에 의한 종래의 소자분리 공정 단면도로서, 먼저, 제1(a)도와 같이 실리콘 기판(11) 상에 스트레스 방지를 위한 패드 산화막(12)과 실리콘 기판의 산화억제를 위한 질화막(13), 소자분리 마스크인 감광막 패턴(14)을 차례로 형성한 상태에서, 상기질화막(13)과 패드 산화막(12)을 차례로 식각하여 필드영역의 실리콘기판(11)을 노출시킨 상태이다.
이어서, 제1(b)도와 같이 감광막 패턴(14)을 제거하고 열산화 공정을 수행하여 노출된 실리콘 기판(11)을 산화시키므로써 소자분리막인 필드산화막(15)을 형성하게 된다.
그러나, 상기와 같은 LOCOS 공정에 의한 소자분리 방법은 열산화 공정에 의해 필드산화막을 성장할 시 산화의 장벽 역할을 하는 질화막과 실리콘 기판 사이의 계면으로 산화가 일어나 질화막이 위로 치켜지면서 버즈비크(bird's beak)가 형성되게 한다.
따라서, 소자가 형성되어야 할 활성영역이 버즈비크에 의해 그 만큼 좁아지게 되어, 이는 고집적 반도체장치의 콘택 공정과 같은 공정 마진을 저해하는 요소가 된다.
또한, 필드산화막의 단차에 의해 기판의 평탄화가 떨어지게 되어 역시 후속공정 마진에 악 영향을 주게 된다.
그러한 문제점을 해결하기 위해, 즉 버즈비크 방지 및 단차 완화를 목적으로 종래에는 폴리실리콘막을 버퍼층으로 사용하는 PBL(poly buffered LOCOS) 공정, 실리콘 기판을 식각하여 트렌치를 형성한 다음 열산화 공정을 실시하는 방법등 변형된 많은 LOCOS 공정이 연구되고 있으나, LOCOS에 의한 소자분리 기술은 원천적으로 버즈비크를 방지할 수 없는 문제점이 있다.
제2(a)도 및 제2(b)도는 종래의 또 다른 소자분리 공정을 나타내는 단면도로서, 열산화 공정을 사용하지않고 화학기상증착(CVD)에 의해 형성된 산화막으로 소자분리막을 형성하는 방법이다.
그를 도면을 통해 구체적으로 설명하면, 먼저, 제2(a)도에 도시된 바와 같이 실리콘 기판(21)상에 소자분리 마스크인 감광막 패턴(22)을 형성하고, 노출된 실리콘 기판(21)을 일정 깊이 식각하여 트렌치(23)를 형성한다.
이어서, 제2(b)도와 같이 감광막 패턴(22)을 제거하고, 상기 트렌치(23)내부가 완전히 메꾸어지도록 CVD 산화막(24)을 증착한 상태이다. 이후에 평탄화되도록 상기 CVD 산화막(24)을 에치백하여 트렌치 내부에 최종적인 소자분리막인 필드산화막을 형성하게 된다.
상기 제2(a)도 및 제2(b)도에 도시된 종래의 또 다른 소자분리 공정은 열산화 공정이 아니기 때문에 버즈비크를 원천적으로 방지할 수는 있으나, CVD에 의한 산화막이 열적(thermal)공정에 의한 열산화막에 비해 절연 특성이 나빠서 소자의 특성을 저하시키는 문제점이 따르게 된다.
따라서 본 발명은 좋은 평탄화와 넓은 활성영역 및 절연 특성이 우수한 소자분리막을 얻을 수 있는 반도체장치의 소자분리 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 소자분리 방법은, 반도체기판 상에 식각마스크를 형성하고 상기 반도체기판을 식각하여 트렌치를 형성하는 제1단계; 상기 마스크를 제거하는 제2단계; 상기 제2단계가 완료된 결과물을 열 산화시켜 열산화막을 형성하는 제3단계; 상기 열산화막 상에 화학기상증착에 의해 절연막을 형성하는 제4단계; 및 상기 반도체기판 표면이 드러나도록 상기 절연막과 상기 열산화막을 식각하여 평탄화하는 제5단계를 포함하여 이루어지며, 상기 트렌치는 예정된 소자분리 영역 보다 적게 형성하고, 상기 열산화막은 상기 트렌치 내의 양 측면에서 성장해 오는 열산화막이 서로 만나지 않도록 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제3(a)도 내지 제3(d)도는 본 발명의 일실시예에 따른 소자분리 공정도이다.
먼저, 제3(a)도에 도시된 바와 같이 실리콘 기판(31)상에 필드영역의 일부가 노출되도록 감광막 패턴(32)을 형성하고 이를 식각장벽으로하여 노출된 실리콘 기판을 일정 깊이 식각하여 트렌치(33)를 형성한다.
이때, 트렌치(23)의 폭은 최종적으로 얻고자 하는 필드영역 폭의 1/2정도로 형성하여 주는데 이는 후속 공정인 열산화시 기판도 산화되어 들어가므로 이를 대비하기 위함이다. 또한 이후의 열산화시 트렌치의 측면보다는 트렌치의 바닥쪽에 더 많은 산화막이 성장할 수 있도록 산화전에 트렌치 바닥(bottom)에 아세닉(As)또는 붕소(B)등을 이온주입한다.
이어서, 제3(b)도에 도시된 바와 같이 감광막 패턴(32)을 제거하고 열산화(thermal oxidation)를 실시하여 열산화막(34)을 형성하는데, 열 산화시 트렌치내의 양 측면에서 성장해 오는 산화막이 서로 만나지 않도록 하여 기판에 스트레스가 가해지지 않도록 한다.
이어서, 제3(c)도와 같이 전체 구조 상부에 층덮힘이 양호한 CVD 산화막(35)을 사용하여 공간(gap)을 채운다.
끝으로, 제3(d)도와 같이 기판이 노출되어 평탄화되도록 에치백을 실시한다.
에치백은 플라즈마 식각(plasma etch)방식으로 하여 CVD 산화막과 열산화막의 식각제(etchant)가 1:1정도가 되도록 하여 평탄화되도록 한다.
에치백시 활성영역이 직접 플라즈마에 노출되어 손상을 받을 염려가 있으므로 에치백할 때 활성영역의 실리콘 기판 상에 열산화막을 100~500Å 남긴 다음 BOE 또는 HF 용액으로 습식 제거하도록 한다. 그리고, 습식 식각시 CVD 산화막과 열산화막의 식각률을 동일하게 조절하여 최종적으로 평탄한 필드 산화막을 만들도록 한다.
에치백의 또 다른 방법으로 CMP(Chemical mechanical polishing)을 사용할 수 있다.
본 발명은 열산화막으로 소자분리막이 형성되므로 절연 특성이 우수하고, 버즈비크의 발생을 원천적으로 방지하므로 넓은 활성영역을 확보하며, 평탄화 역시 좋아 계속적으로 이어지는 후속 공정의 마진을 확보하는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 반도체장치 제조 방법에 있어서, 반도체기판 상에 식각마스크를 형성하고 상기 반도체기판을 식각하여 트렌치를 형성하는 제1단계; 상기 마스크를 제거하는 제2단계; 상기 제2단계가 완료된 결과물을 열 산화시켜 열산화막을 형성하는 제3단계; 상기 열산화막 상에 화학기상증착에 의해 절연막을 형성하는 제4단계; 및 상기 반도체기판 표면이 드러나도록 상기 절연막과 상기 열산화막을 식각하여 평탄화하는 제5단계를 포함하여 이루어지며, 상기 트렌치는 예정된 소자분리 영역 보다 적게 형성하고, 상기 열산화막은 상기 트렌치 내의 양 측면에서 성장해 오는 열산화막이 서로 만나지 않도록 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  2. 제1항에 있어서, 상기 열산화막이 상기 트렌치의 측면보다는 상기 트렌치의 바닥쪽에 더 많이 성장하도록 하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  3. 제2항에 있어서, 상기 제1단계후 상기 트렌치 바닥면에 아세닉(As) 또는 붕소(B)를 이온주입하고 상기 제2단계를 실시하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  4. 제1항에 있어서, 상기 제5단계는 플라즈마 식각으로 이루어짐을 특징으로 하는 반도체장치의 소자분리 방법.
  5. 제4항에 있어서, 상기 플라즈마 식각은 상기 절연막 및 상기 열산화막이 동일한 식각률을 갖도록 실시하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  6. 제1항에 있어서, 상기 제5단계는 CMP(Chemical mechanical polishing)로 이루어짐을 특징으로 하는 반도체장치의 소자분리 방법.
  7. 제1항에 있어서, 상기 제5단계는 상기 반도체기판 상에 일부두께의 열산화막을 잔류시키도록 플라즈마 식각하고 상기 잔류하는 열산화막을 습식으로 제거하여 실시하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  8. 제7항에 있어서, 상기 습식식각은 상기 절연막 및 상기 열산화막이 동일한 식각률을 갖도록 실시하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  9. 제8항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체장치의 소자분리 방법.
  10. 제9항에 있어서, 상기 습식식각 용액은 HF 도는 BOE 용액인 것을 특징으로 하는 반도체장치의 소자분리 방법.
  11. 제7항에 있어서, 상기 잔류하는 열산화막을 100Å~500Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
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