KR100237749B1 - 반도체 장치의 소자 분리막 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 트렌치 방식의 소자 분리막 형성 공정시 상대적으로 넓은 소자 분리 영역에서 유발되는 디싱 현상을 개선하는 반도체 장치의 소자 분리막 형성방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 트렌치 방식의 소자 분리 공정중 상대적으로 넓은 소자 분리 영역에서 발생하는 산화막 증착후의 단차를 줄이기 위하여 열산화막 성장후에 산화막을 증착함으로서 디싱 현상을 방지함.
4. 발명의 중요한 용도
반도체 장치의 소자 분리 공정에 이용됨.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치를 구성하는 셀간의 전기적 절연을 위한 소자 분리 공정에 관한 것이다.
일반적으로 반도체 장치의 셀간의 전기적 절연을 위하여 실리콘 국부 산화(LOCOS) 방식의 소자 분리막 형성 공정이 사용되어 왔으나, 버즈 비크(bird's beak) 등의 단점이 있어 트렌치 방식에 대한 관심이 높아지고 있다.
첨부된 도면 도 1a 및 도 1d은 종래 기술에 따른 트렌치 방식의 소자 분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 종래 기술을 살펴본다.
우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11)을 형성하고, 산화 및 식각 방지막 역할을 하는 질화막(12)을 형성한 후, 전체구조 상부에 포토레지스트를 도포하고 이를 패터닝하여 소자 분리막 형성을 위한 포토레지스트 패턴(13)을 형성한다.
다음으로 도 1b에 도시된 바와 같이 포토레지스트 패턴(13)을 식각 장벽으로하여 질화막(12), 패드 산화막(11) 및 실리콘 기판(10)을 차례로 선택적 식각하여 트렌치를 형성한다.
이어서 도 1c에 도시된 바와 같이 포토레지스트 패턴(12)을 제거하고, 전체구조 상부에 소자 분리막으로 사용될 산화막(14)을 증착한다.
계속하여 도 1d에 도시된 바와 같이 화학적·기계적 연마(Chemical Mechenical Polishing, 이하 CMP라고 칭함) 방식을 사용하여 산화막(14)을 평탄화한다. 이때 식각 정지점을 질화막(12)으로 한다. 이후 질화막(12) 및 패드 산화막(11)을 제거한다.
상기와 같은 종래의 트렌치형 소자 분리 공정은 산화막(14) 형성시 넓은 소자 분리 영역과 좁은 소자 분리 영역에서 단차가 발생하고, 그에 따라 CMP 공정시 공정상의 특성 때문에 단차가 낮은 넓은 소자 분리 영역에서 소자 분리막으로 사용될 산화막의 손실이 발생하는 디싱(dishing)현상이 유발되는 문제점이 있었다.
본 발명은 트렌치 방식의 소자 분리막 형성 공정시 상대적으로 넓은 소자 분리 영역에서 유발되는 디싱 현상을 개선하는 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트렌치 방식의 소자 분리막 형성 공정도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 트렌치 방식의 소자 분리막 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 폴리실리콘막 23 : 질화막
24 : 포토레지스트 패턴 25 : 질화막 스페이서
26,26a : 열산화막 27 : 산화막
상기와 같은 목적을 달성하기 위하여 본 발명의 소자 분리막 형성방법은 반도체 기판 상에 차례로 적층된 패드 산화막, 식각 방지막 및 산화 방지막으로 구성된 소자 분리 마스크를 형성하는 단계; 상기 반도체 기판의 노출 부위에 트렌치를 형성하는 단계; 상기 트렌치 측벽 부위에 산화 방지막 스페이서를 형성하는 단계; 노출된 상기 반도체 기판을 열산화하는 단계; 상기 산화 방지막 및 산화 방지막 스페이서를 제거하는 단계; 및 전체구조 상부에 산화막을 형성하고 평탄화하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 내지 도 2e를 참조하여 본 발명의 일실시예를 상술한다.
우선 도 2a에 도시된 바와 같이 실리콘 기판(20)위에 패드 산화막(21)을 형성하고, 그 상부에 후속 CMP 공정시 식각 방지막 역할을 하는 폴리실리콘막(22)과 산화 방지막인 질화막(23)을 형성한 후, 전체구조 상부에 포토레지스트를 도포하고 이를 패터닝하여 소자 분리막 형성을 위한 포토레지스트 패턴(24)을 형성한다.
다음으로 도 2b에 도시된 바와 같이 포토레지스트 패턴(24)을 식각 장벽으로하여 질화막(23), 폴리실리콘막(22), 패드 산화막(21) 및 실리콘 기판(20)을 차례로 선택적 식각하여 소정 깊이의 트렌치를 형성한다.
이어서 도 2c에 도시된 바와 같이 포토레지스트 패턴(24)을 제거하고, 상대적으로 넓은 소자 분리 영역의 단차를 줄이기 위하여 전체구조 상부에 산화 방지막인 질화막을 증착한 후 이를 전면성 식각하여 트렌치 측벽 부위에 질화막 스페이서(25)를 형성하고, 열산화막(26)을 형성한다. 이때, 상대적으로 좁은 소자 분리 영역에서도 열산화막(26a)이 형성되지만 실리콘 기판(20)의 노출 부위가 작기 때문에 열산화막(26a)의 크기는 매우 작다.
계속하여 도 2d에 도시된 바와 같이 질화막(23) 및 질화막 스페이서(25)를 제거한 후 소자 분리막으로 사용될 산화막(27)을 전체구조 상부에 증착한다.
다음으로 도 2e에 도시된 바와 같이 CMP 방식을 사용하여 산화막(27)을 평탄화한다. 이때, 식각 정지점을 폴리실리콘막(22)으로 한다. 계속하여 폴리실리콘막(22) 및 패드 산화막(21)을 제거한다. 여기서 CMP 공정은 일반적인 전면성 식각 방식의 에치백을 사용할 수도 있다. 또한 CMP 공정 또는 전면성 식각 공정 시간을 조절함으로서 폴리실리콘막(22) 및 패드 산화막(23) 제거 공정을 생략 또는 간략화할 수 있다.
상기한 바와 같이 본 발명은 트렌치 방식의 소자 분리 공정중 상대적으로 넓은 소자 분리 영역에서 발생하는 산화막 증착후의 단차를 줄이기 위하여 열산화막 성장후에 산화막을 증착함으로서 디싱 현상을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리방법은 기존의 기술에서 공정 중 발생할수 있는 문제점들을 비교적 간단한 공정을 추가하여 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 매립 산화막의 증착시 단차를 줄임으로서 평탄화시의 디싱 현상을 방지할 수 있다. 또한, 이로 인하여 반도체 장치의 동작 특성 및 신뢰도 향상을 기대할 수 있다.
Claims (7)
- 반도체 기판 상에 차례로 적층된 패드 산화막, 식각 방지막 및 산화 방지막으로 구성된 소자 분리 마스크를 형성하는 단계;상기 반도체 기판의 노출 부위에 트렌치를 형성하는 단계;상기 트렌치 측벽 부위에 산화 방지막 스페이서를 형성하는 단계;노출된 상기 반도체 기판을 열산화하는 단계;상기 산화 방지막 및 산화 방지막 스페이서를 제거하는 단계; 및전체구조 상부에 산화막을 형성하고 평탄화하는 단계를 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 평탄화하는 단계 이후에상기 식각 방지막을 제거하는 단계를 더 포함하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 평탄화가 상기 식각 방지막을 기준으로하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 평탄화하는 단계가화학적·기계적 연마 방식을 사용하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 평탄화하는 단계가전면성 식각 방식을 사용하여 이루어진 반도체 장치의 소자 분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각 방지막이폴리실리콘막인 반도체 장치의 소자 분리막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 방지막 및 상기 산화 방지막 스페이서가질화막으로 구성된 반도체 장치의 소자 분리막 형성방법.
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