KR100291507B1 - 반도체장치의 트렌치형 필드절연막 형성방법 - Google Patents
반도체장치의 트렌치형 필드절연막 형성방법 Download PDFInfo
- Publication number
- KR100291507B1 KR100291507B1 KR1019970076734A KR19970076734A KR100291507B1 KR 100291507 B1 KR100291507 B1 KR 100291507B1 KR 1019970076734 A KR1019970076734 A KR 1019970076734A KR 19970076734 A KR19970076734 A KR 19970076734A KR 100291507 B1 KR100291507 B1 KR 100291507B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride film
- film
- nitride
- oxide film
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000005498 polishing Methods 0.000 claims description 8
- 239000003963 antioxidant agent Substances 0.000 claims description 3
- 230000003078 antioxidant effect Effects 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 사진식각시에 정렬 여유를 가짐으로써 반도체 장치의 절연특성 및 신뢰성을 향상시킬수 있는 반도체 장치의 트렌치형 필드 절연막의 형성 방법에 관한 것이다. 본 발명의 방법은 반도체 기판을 비등방성 식각하여, 측벽들로부터 소정 거리 이격되는 가상의 활성 영역이 내부에 형성되어 있는 넓은 트렌치와, 좁은 트렌치를 동시에 형성하는 단계와; 상기 상기 트렌치들을 매립하면서 상기 기판의 상부에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와; 상기 제1 질화막이 노출되도록 상기 제 2 산화막을 연마하는 단계와; 상기 기판의 상부에 제 2 질화막을 증착하는 단계와; 상기 제 2 질화막의 상부에 소정의 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 식각 마스크로하여 제 2 질화막의 노출 부위를 과도 식각한 후, 상기 감광막 패턴을 제거하는 단계와; 상기 제 2 질화막 및 제 1 질화막을 산화방지층으로 하여 제 3 산화막을 형성하는 단계와; 상기 제 2 질화막 및 제 1 질화막을 제거한 다음, 상기 제 1 산화막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치의 트렌치형 필드 절연막 형성 방법에 관한 것이다.
일반적으로, 반도체 장치에서 두 소자또는 두 활성 영역 사이를 전기적으로 분리시키기 위하여 격리(isolation)가 이루어진다. 이와같은 격리를 위하여 크게 두 가지 방법이 사용된다. 첫 번째 방법은 p-n 접합에 역방향 바이어스를 가해 두 영역사이에 전류가 흐르지 않게하는 것으로서, 이 방법은 CMOS 회로를 이용한 고집적 반도체 장치에서 웰과 반도체 기판사이에 이용된다. 두 번째 방법은 두 영역사이에 절연막을 형성시켜 상기 두 영역사이에 전류가 흐르지 않게하는 것으로서, 이방법은 CMOS 회로를 이용한 고집적 반도체 장치에서 셀과 셀 사이에 이용된다. 현재 양산시에 널리 사용되고 있는 소자 격리법은 LOCOS(local oxidation of silicon) 방식으로서, 이 방식은 두 활성영역 사이에 두꺼운 필드 산화막을 국부적으로 성장시켜 두 영역을 분리시키는 것으로 이루어진다. 또한 이 방식은 다른 많은 격리법에 비해 공정이 간단하며 국부산화시 마스크 역할을 하는 질화막을 사용하게되어 활성영역과 필드영역이 자기 정렬되는 장점을 가지고 있다. 뿐만아니라, 채널 스토퍼의 사용으로 격리와 관련된 전기적 특성을 쉽게 제어할 수 있다는 장점도 가지고 있다. 그러나, 이러한 LOCOS 방식은 산화 방지막인 질화막의 하부로 산화막이 침투하여 발생하는 버즈 비크(bird ’s beak) 현상으로 인하여 기생 전류의 발생과 같은 여러 가지의 문제점을 발생시켜서, 궁극적으로 반도체 장치의 집적도 및 전기적 특성을 저하시키는 치명적인 단점이 있었다.
이러한 문제점을 해결하기 위하여 종래에는 도 1a내지f에서 도시된 방법이 일반적으로 사용되었다. 도 1a내지f를 참조하여 종래의 트렌치형 필드 산화막의 형성 방법을 살펴보면, 우선 도 1a에서 도시된 바와같이 반도체 기판(1)을 사진식각법으로 비등방성 식각하여 반도체 기판(1)상에 좁은 트렌치(2)와 넓은 트렌치(3)를 형성한다. 이와같이 트렌치들이 형성된 반도체 기판이 도 1b에서 보여진다.도 1b에서, FR1 및 FR2는 필드영역이고, AR은 활성영역을 나타낸다.
트렌치들의 형성후, 도 1c에서 도시된 바와같이 반도체 기판(1)의 상부에 소정 두께의 열산화막(4) 및 CVD 산화막(5)을 적층한 다음, 넓은 트렌치(3;도 1a)의 요홈 부위에 감광막 패턴(6)을 형성한다. 이어서, 감광막 패턴(6)을 마스크로 하여 비등방성 식각법으로 노출된 CVD 산화막(5)을 식각하여 도 1d에서 도시된 바와같이 좁은 트렌치(2;도 1a) 및 넓은 트렌치(3; 도 1a)에 소정의 CVD 산화막(5a, 5b,5c, )을 남긴다. 이때, 좁은 트렌치는 산화막(5a)에 의해 매립되고 넓은 트렌치에는 스페이서 산화막(5b) 및 감광막 패턴(6)에 의한 잔류 산화막(5c)이 형성된다. 그후, 도 1e에서 도시된 바와같이 감광막 패턴(6)을 제거한 다음 전체 구조에 매립 특성이 양호한 매립 산화막(7)을 형성한다. 그리고 나서, 도 1f에서 도시된 바와같이 매립 산화막(7) 및 열산화막(4)을 화학기계연마법으로 연마하여 좁은 트렌치 및 넓은 트레치를 구비한 필드절연막(7,8)을 형성한다.
그러나, 도 1a내지 f에서 도시된 바와같은 방법은 좁은 폭 및 넓은 폭의 필드 산화막(7,8)을 형성하기 위하여 넓은 트렌치의 요홈 부위에 감광막 패턴을 형성하게 되는데, 이때 정렬 오차에 의해 오정렬이 발생하면 넓은 트렌치(3)의 스페이서 및 감광막 패턴(6)에 의한 잔류 산화막이 제대로 형성되지 않는 문제점이 있었다.
따라서, 상기의 문제점을 해결하기 위하여 안출된 본 발명은 사진식각시에 정렬 여유를 가짐으로써 반도체 장치의 절연특성 및 신뢰성을 향상시킬수 있는 반도체 장치의 트렌치형 필드 절연막의 형성 방법을 제공함을 목적으로 한다.
도 1a내지f는 반도체 장치의 트렌치형 필드 절연막을 형성하기 위한 종래의 방법을 보여주는 도면.
도 2a내지f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치형 필드 절연막의 형성 방법을 설명하기위한 도면.
*도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 좁은 트렌치
13: 넓은 트렌치 14: 제1 산화막
15: 제1 질화막 16: 제2 산화막
17: 제2 질화막 18: 감광막 패턴
20: 제3 산화막 21,22: 트렌치형 필드 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은
반도체 기판을 비등방성 식각하여, 측벽들로부터 소정 거리 이격되는 가상의 활성 영역이 내부에 형성되어 있는 넓은 트렌치와, 좁은 트렌치를 동시에 형성하는 단계와;
상기 상기 트렌치들을 매립하면서 상기 기판의 상부에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와;
상기 제 1 질화막이 노출되도록 상기 제 2 산화막을 연마하는 단계와;
상기 기판의 상부에 제 2 질화막을 증착하는 단계와;
상기 가상의 활성 영역 상부에 해당하는 제 2 질화막의 부분을 노출시키는 소정의 감광막 패턴을 상기 제 2 질화막의 상부에 형성하는 단계와;
상기 감광막 패턴을 식각 마스크로하여 제 2 질화막의 노출 부위를 과도 식각한 후, 상기 감광막 패턴을 제거하는 단계와;
상기 제 2 질화막 및 제 1 질화막을 산화방지층으로 하여 제 3 산화막을 형성하는 단계와;
상기 제 2 질화막 및 제 1 질화막을 제거한 다음, 상기 제 1 산화막을 제거하는 단계를 포함함을 특징으로하는 트렌치형 필드 절연막 형성 방법을 제공한다.
본 발명에 의하면, 넓은 트렌치 영역에 가상의 활성 영역을 형성하고 상기 가상의 활성 영역을 산화시켜 사진식각시에 정렬여유를 갖도록 할 수 있는 트렌치형 필드 절연막을 형성할 수 있다. 따라서, 반도체 장치의 절연 특성 및 신뢰성을 향상시킬 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 도면에서, 도 2a내지f는 본 발명의 바람직한 실시예에 따른 트렌치형 필드 절연막의 형성 방법을 설명하기 위한 도면이다.
본 실시예에 따라 트렌치형 필드 절연막을 형성하기 위하여, 우선 도 2a에서 도시된 바와같이 NF3/Ar 플라즈마를 이용한 사진식각법으로 반도체 기판(11)을 비등방성 식각하여 약2∼4㎛의 깊이 및 약0.5∼2㎛의 폭을 갖는 좁은 트렌치(NT)와 약2∼20㎛의 폭을 갖는 상대적으로 넓은 트렌치(LT)를 동시에 형성한다. 이와같은 트렌치들을 형성할 때, 상기 넓은 트렌치(LT)에는 상기 넓은 트렌치의 측벽으로부터 소정 거리(D)만큼 이격되면서 상기 넓은 트렌치에 의해 포위되는 형태로 가상의 활성 영역(SA)을 함께 형성한다. 이러한 트렌치들이 형성된 반도체 기판(11)의 입체 구조가 도 2b에서 보여진다. 도 2b를 참조하면, 가상의 활성 영역(SA)은 넓은 트렌치(LT)의 측벽(LT1)으로부터 소정 거리(D) 이격되면서 넓은 트렌치(LT)에 의해 포위되는 형태로 넓은 트렌치(LT)내에 형성되어 있다. 그리고, 도 2a및b에서, AR은 활성 영역을 나타낸다.
이와같은 트렌치들의 형성후, 열산화막으로서 약100∼500Å의 두께를 갖는 제 1 산화막(14), 약100∼500Å의 두께를 갖는 저압 화학 기상 증착법에 의한 제 1 질화막(15) 및 CVD 오존-TEOS 산화막과 같이 매립 특성이 우수한 제 2 산화막(16a)을 약10,000∼15,000Å의 두께로 순차적으로 증착하여 상기 트렌치들을 매립한다.
그 다음에, 도 2c에서 도시된 바와같이 제 1 질화막(15)을 연마 정지층으로 하여 중성의 실리카 슬러리에 의한 화학 기계 연마법으로 상기 제 2 산화막(16)을 연마한다. 그후, 전체 구조의 상부에 약1,000∼2,000Å의 두께를 갖는 저압화학기상증착법에 의한 제 2 질화막(17)을 증착하고, 상기 가상의 활성 영역(SA)상부에 해당하는 제 2 질화막(17)의 부분을 노출시키는 소정의 감광막 패턴(18)을 형성한다. 이때, 감광막 패턴(18)은 넓은 트렌치(13)에 매립된 제 2 산화막(16)에 걸쳐 형성되므로, 정렬여유가 제 2 산화막(16)의 폭 만큼 커지게 되어 마스크 불량이 감소한다.
그리고나서, 도 2d에서 도시된 바와같이 감광막 패턴(18;도 2c)을 식각 마스크로하여 노출된 제 2 질화막(17)의 노출 부위를 과도식각함으로써 19로서 도시한 바와같은 넓은 트렌치(13)를 매립한 제 2 산화막(16)의 상단 측벽 근처에 형성된 제 1 질화막(15)의 일정 부분이 식각되도록한 다음에, 감광막 패턴(18)을 제거한다.
그후, 도 2e에서 도시된바와같이 제 2 질화막(17) 및 제 1 질화막(15)를 산화방지층으로하여 열산화법에 의한 필드 절연용 열산화막으로서 제 3 산화막(20)을 약3,000∼5,000Å의 두께로 형성한다. 그런다음, 제 2 질화막(17) 및 제 1 질화막(15)를 SF6/Ar 플라즈마에 의한 반응성 이온 식각법으로 제거한 다음, 노출된 제 1 산화막(14)을 HF용액으로 제거하여 도 2f에서 도시된 바와같이 트렌치형 필드 절연막(21,22)을 형성한다.
이상에서 설명한 바와같이 상기 실시예에 의하면 넓은 트렌치 영역에 가상의 활성영역을 형성하고 상기 가상의 활성영역을 산화시켜 사진식각시 정렬여유를 갖도록한 트렌치형 필드 절연막을 형성함으로써 반도체 장치의 절연특성 및 신뢰성을 향상시킬 수 있다.
이상에서 본 발명은 그의 바람직한 실시예를 기준으로 설명하고 도시하였지만 당업자는 본 발명의 요지를 일탈하지 않는 범위에서 상기 실시예에 대한 다양한 변경 및 수정이 가능함을 명백히 알 수 있다.
Claims (9)
- 반도체 기판을 비등방성 식각하여, 측벽들로부터 소정 거리 이격되는 가상의 활성 영역이 내부에 형성되어 있는 넓은 트렌치와, 좁은 트렌치를 동시에 형성하는 단계와;상기 트렌치들을 매립하면서 상기 기판의 상부에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와;상기 제 1 질화막이 노출되도록 상기 제 2 산화막을 연마하는 단계와;상기 기판의 상부에 제 2 질화막을 증착하는 단계와;상기 가상의 활성 영역 상부에 해당하는 제 2 질화막의 부분을 노출시키는 소정의 감광막 패턴을 상기 제 2 질화막의 상부에 형성하는 단계와;상기 감광막 패턴을 식각 마스크로하여 상기 제 2 질화막의 노출 부위를 과도 식각한 후, 상기 감광막 패턴을 제거하는 단계와;상기 제 2 질화막 및 제 1 질화막을 산화방지층으로 하여 제 3 산화막을 형성하는 단계와;상기 제 2 질화막 및 제 1 질화막을 제거한 다음, 상기 제 1 산화막을 제거하는 단계를 포함함을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 CVD 오존-TEOS 막인 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 산화막의 연마 단계는 상기 제 1 질화막을 연마 정지층으로하여 화학 기계 연마법으로 실시되는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 감광막 패턴은 상기 넓은 트렌치에 매립된 제 2 산화막에 걸쳐 형성되는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기의 제 3 산화막은 열산화법에 의해 형성되는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 질화막의 과도식각시에 상기 넓은 트렌치를 매립한 제 2 산화막의 측벽 상단 근처에 있는 제 1 질화막의 부분을 함께 식각하는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 제 2 질화막 및 제 1 질화막의 제거는 SF6/Ar 플라즈마에 의한 반응성 이온 식각법에 의해 수행되는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 넓은 트렌치는 약2∼20㎛의 폭을 가지는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
- 제 1 항에 있어서, 상기 좁은 트렌치는 약0.5∼2㎛의 폭을 가지는 것을 특징으로하는 트렌치형 필드 절연막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076734A KR100291507B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체장치의 트렌치형 필드절연막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970076734A KR100291507B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체장치의 트렌치형 필드절연막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990056723A KR19990056723A (ko) | 1999-07-15 |
| KR100291507B1 true KR100291507B1 (ko) | 2001-07-12 |
Family
ID=37526071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970076734A KR100291507B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체장치의 트렌치형 필드절연막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100291507B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10014300B2 (en) | 2016-04-29 | 2018-07-03 | Samsung Electronics Co., Ltd. | Integrated circuit devices having inter-device isolation regions and methods of manufacturing the same |
-
1997
- 1997-12-29 KR KR1019970076734A patent/KR100291507B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10014300B2 (en) | 2016-04-29 | 2018-07-03 | Samsung Electronics Co., Ltd. | Integrated circuit devices having inter-device isolation regions and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990056723A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100289273B1 (ko) | 폴리실리콘 바이어스 전압 콘택을 갖는 반도체 소자 트렌치 절연구조 | |
| KR100224700B1 (ko) | 반도체장치의 소자분리방법 | |
| US6251734B1 (en) | Method for fabricating trench isolation and trench substrate contact | |
| KR100252751B1 (ko) | 반도체 소자 제조 방법 | |
| KR100478270B1 (ko) | 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법 | |
| KR100291507B1 (ko) | 반도체장치의 트렌치형 필드절연막 형성방법 | |
| KR20030000134A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100390894B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR100508535B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| KR100305026B1 (ko) | 반도체소자의 제조방법 | |
| KR100237749B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100289663B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR100268907B1 (ko) | 반도체소자의격리막및이의형성방법 | |
| KR100414743B1 (ko) | 반도체소자의소자분리막형성방법 | |
| KR20030000127A (ko) | 반도체소자의 제조방법 | |
| KR100439105B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR20010001201A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| KR100245097B1 (ko) | 필드산화막 제조방법 | |
| KR100361765B1 (ko) | 반도체소자의 제조방법 | |
| KR20000015298A (ko) | 반도체장치의 소자격리방법 | |
| KR20050119412A (ko) | 누설 전류를 방지할 수 있는 얕은 트렌치 소자 분리막 및그 제조방법 | |
| KR20020002543A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20020054666A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20010061012A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080218 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |