KR20030000127A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 선택적 에피실리콘층을 이용한 에피채널 소자의 제조공정 시 트렌치를 이용한 소자분리공정에서 반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하고, 소자분리마스크를 이용하여 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면식각한 후 후속공정을 실시함으로써 소자분리절연막 형성 후 상기 소자분리절연막의 가장자리가 반도체기판의 활성영역보다 낮아지는 모우트(moat)가 발생하는 것을 방지하여 후속공정으로 반도체기판의 활성영역에 형성되는 에피실리콘층이 균일하게 형성되도록 함으로써 활성영역의 가장자리에서 전기장이 집중되는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 에피실리콘층을 이용한 에피채널 소자의 제조공정에서 소자분리절연막이 반도체기판의 활성영역보다 낮게 형성되는 것을 방지하여 에피실리콘층을 균일하게 형성시켜 소자의 전기적 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 첨부된 도면을 참고로 하여 종래기술을 설명하기로 한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)의 적층구조를 형성하고, 상기 질화막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 적층구조 및 소정 두께의 반도체기판(11)을 식각하여 트렌치를 형성한다.
그 다음, 상기 감광막 패턴을 제거한다.
다음, 상기 트렌치의 표면을 열산화시켜 희생산화막(도시안됨)을 성장시킨 후 습식식각을 실시하여 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다.
그 후, 다시 열산화공정을 실시하여 상기 트렌치의 표면에 산화막(도시안됨)을 형성한다.
다음, 전체표면 상부에 상기 트렌치를 매립하는 산화막을 형성한다.
그 다음, 상기 산화막을 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정을 실시하여 제거하여 소자분리절연(13)을 형성하되, 상기 CMP공정은 상기 질화막을 식각장벽으로 사용한다.
다음, 소자분리영역과 반도체기판(11)과의 단차를 줄이기 위하여 상기 소자분리절연막(13)의 소정 두께를 습식식각방법으로 제거한다.
그 다음, 상기 질화막을 제거한다. (도 1a 참조)
그 후, 상기 반도체기판(11)의 활성영역에 선택적으로 에피실리콘층(15)을 형성한다. (도 1b 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 에피실리콘층을 이용한 에피채널 소자의 제조공정 중 트랜치를 이용한 소자분리절연막 형성공정 시 소자분리절연막을 형성하고 질화막을 제거한 다음 실시되는 습식식각과정에서 상기소자분리절연막이 제거되어 도 1a 의 ⓧ에 도시된 바와 같이 소자분리절연막의 가장자리 부분에서 반도체기판보다 낮아지는 모우트(moat)현상이 발생한다. 에피채널을 사용하지 않는 소자에서는 상기 모우트가 발생하여도 활성영역이 라운드하게 유지되면 문턱전압 측면에서 열화가 발생하지 않지만, 에피채널을 사용하는 소자에서는 채널 이피실리콘 성장 공정 시 소자분리절연막의 가장자리에 의해 노출되는 실리콘에도 에피실리콘이 성장하기 때문에 활성영역을 라운드하게 형성할 수 없다. 이는 후속 공정으로 형성되는 게이트절연막의 성장을 불균일하게 하고, 게이트전극 형성 공정 시 다결정실리콘층이 잔류하게 되어 소자 간에 단락을 유발시키며, 상기 에피실리콘의 가장자리에 전기장을 집중시켜 소자의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 에피실리콘층을 이용한 에피채널 소자의 제조공정에서 소자분리마스크로 사용되는 질화막 상부에 산화막을 추가로 형성하고, 상기 산화막을 측면식각한 다음, 후속공정을 실시하여 소자분리절연막이 반도체기판의 활성영역보다 낮게 형성되는 것을 방지함으로써 에피실리콘층이 활성영역의 측벽으로 성장하여 소자의 전기적 특성을 저하시키는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 13, 33 : 소자분리절연막
15, 37 : 에피채널 22 : 패드산화막패턴
23 : 패드산화막 25 : 질화막
26 : 질화막패턴 27 : 산화막
28 : 산화막패턴 29 : 감광막패턴
31 : 트렌치 35 : 스크린 산화막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하는 공정과,
소자분리마스크를 식각마스크로 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 소정 두께 측면 식각하는 공정과,
상기 산화막패턴과 질화막패턴을 식각마스크로 상기 패드산화막 및 반도체기판을 식각하여 패드산화막패턴 및 트렌치를 형성하되, 상기 질화막패턴의 측벽도 동시에 식각하는 공정과,
전체표면 상부에 절연막을 형성하는 공정과,
상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막을 형성하되, 상기 화학적 기계적 연마공정으로 상기 질화막패턴을 노출시키는 공정과,
상기 질화막과 소정 두께의 소자분리절연막을 제거하는 공정과,
상기 반도체기판에 이온주입공정을 실시하에 웰을 형성하는 공정과,
상기 패드산화막패턴을 제거하는 공정과,
전체표면 상부에 스크린 산화막을 형성하는 공정과,
상기 구조에 문턱전압을 조절하는 이온주입공정을 실시하는 공정과,
상기 스크린 산화막을 제거하고, 상기 반도체기판에 선택적으로 에피실리콘층을 형성하여 에피채널을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(21) 상부에 패드산화막(23), 질화막(25) 및 산화막(27)의 적층구조를 형성한다. 이때, 상기 패드산화막(23)은 50 ∼ 200Å 두께로 형성하고, 상기 질화막(25)과 산화막(27)은 1000 ∼ 3000Å 두께로 형성한다. (도 2a 참조)
다음, 상기 산화막(27) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막 패턴(29)을 형성한다.
그 다음, 상기 감광막 패턴(29)을 식각마스크로 사용하여 상기 산화막(27)과 질화막(25)을 식각하여 산화막패턴(28)과 질화막패턴(26)를 형성한다. 이때, 상기 산화막(27)의 측벽을 감광막패턴(29)보다 100 ∼ 300Å 측면식각되도록 한다. (도 2b 참조)
다음, 상기 감광막패턴(29)을 제거한다.
그 다음, 상기 산화막패턴(28)과 질화막패턴(26)을 식각마스크로 상기 패드산화막(23)과 반도체기판(21)을 식각하여 패드산화막패턴(22)과 트렌치(31)를 형성한다. 상기 식각공정 시 상기 산화막패턴(28)이 제거되고, 상기 질화막패턴(26)의 측벽도 소정 두께 제거된다. 상기 트렌치(31)는 1500 ∼ 4000Å 깊이로 형성한다. (도 2c 참조)
다음, 상기 트렌치(31)의 표면을 건식 또는 습식산화방법으로 열산화시켜 50 ∼ 200Å 두께의 열산화막(도시안됨)을 형성한다.
그 다음, 전체표면 상부에 상기 트렌치(31)가 매립되도록 절연막(도시안됨)을 형성한다. 이때, 상기 절연막은 고밀도 플라즈마 화학기상증착(high densityplasma chemical vapor deposition)방법 또는 O3-TEOS(ozon-tetraethyl ortho silicate glass) 화학기상증착방법으로 형성되는 산화막으로, 상기 질화막패턴(26)보다 3000 ∼ 5000Å 높게 형성한다.
다음, 상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치(31)에 매립되는 소자분리절연막(33)을 형성한다. 이때, 상기 화학적 기계적 연마공정은 상기 질화막패턴(26)을 식각장벽으로 사용한다. (도 2d 참조)
그 다음, 상기 소자분리절연막(33)을 습식식각공정으로 200 ∼ 500Å 두께 제거하여 단차를 낮춘다.
다음, 상기 질화막패턴(26)을 인산용액을 이용한 습식식각방법으로 제거한다. (도 2e 참조)
그 다음, 상기 패드산화막패턴(22)을 제거한다.
다음, 전체표면 상부에 스크린 산화막(35)을 소정 두께 형성한다.
그 다음, 상기 반도체기판(21)의 활성영역에 문턱전압을 조절하기 위한 이온주입공정을 실시한다. 이때, 상기 이온주입공정은 상기 반도체기판(21)의 활성영역에 얇게 형성하기 위해 아주 낮은 이온주입에너지를 이용하여 실시된다. (도 2f 참조)
다음, 상기 스크린 산화막(35)을 제거하고, 상기 반도체기판(21)의 활성영역에 에피실리콘층(37)을 형성하여 에피채널을 형성한다. 이때, 상기 에피실리콘층(37)은 LPCVD(low pressure chemical vapor deposition) 또는 UHV-CVD(ultra high vacuum chemical vapor deposition)장비를 이용하여 100 ∼ 500Å 두께로 형성한다. (도 2g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 선택적 에피실리콘층을 이용한 에피채널 소자의 제조공정 시 트렌치를 이용한 소자분리공정에서 반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하고, 소자분리마스크를 이용하여 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 측면식각한 후 후속공정을 실시함으로써 소자분리절연막 형성 후 상기 소자분리절연막의 가장자리가 반도체기판의 활성영역보다 낮아지는 모우트(moat)가 발생하는 것을 방지하여 후속공정으로 반도체기판의 활성영역에 형성되는 에피실리콘층이 균일하게 형성되도록 함으로써 활성영역의 가장자리에서 전기장이 집중되는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (11)

  1. 반도체기판 상부에 패드산화막, 질화막 및 산화막의 적층구조를 형성하는 공정과,
    소자분리마스크를 식각마스크로 상기 산화막과 질화막을 식각하여 산화막패턴과 질화막패턴을 형성하되, 상기 산화막을 소정 두께 측면 식각하는 공정과,
    상기 산화막패턴과 질화막패턴을 식각마스크로 상기 패드산화막 및 반도체기판을 식각하여 패드산화막패턴 및 트렌치를 형성하되, 상기 질화막패턴의 측벽도 동시에 식각하는 공정과,
    전체표면 상부에 절연막을 형성하는 공정과,
    상기 절연막을 화학적 기계적 연마공정으로 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막을 형성하되, 상기 화학적 기계적 연마공정으로 상기 질화막패턴을 노출시키는 공정과,
    상기 질화막과 소정 두께의 소자분리절연막을 제거하는 공정과,
    상기 반도체기판에 이온주입공정을 실시하에 웰을 형성하는 공정과,
    상기 패드산화막패턴을 제거하는 공정과,
    전체표면 상부에 스크린 산화막을 형성하는 공정과,
    상기 구조에 문턱전압을 조절하는 이온주입공정을 실시하는 공정과,
    상기 스크린 산화막을 제거하고, 상기 반도체기판에 선택적으로 에피실리콘층을 형성하여 에피채널을 형성하는 공정을 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 50 ∼ 200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 질화막은 1000 ∼ 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 산화막은 1000 ∼ 3000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 산화막은 상기 소자분리마스크보다 100 ∼ 300Å 두께가 측면식각되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 트렌치는 1500 ∼ 4000Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 트렌치를 형성한 후 습식 또는 건식산화방법을 이용하여 트렌치의 표면에 50 ∼ 200Å 두께의 열산화막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 절연막은 고밀도 플라즈마 화학기상증착방법 또는 O3-TEOS 화학기상증착방법으로 형성되는 산화막으로서, 상기 질화막패턴보다 3000 ∼ 5000Å 높게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 화학적 기계적 연마공정 후 상기 소자분리절연막은 습식식각공정으로 200 ∼ 500Å 두께 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 질화막패턴은 인산용액을 이용한 습식식각방법으로 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 에피실리콘층은 LPCVD 또는 UHV-CVD장비를 이용하여 100 ∼ 500Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100683401B1 (ko) * 2005-08-11 2007-02-15 동부일렉트로닉스 주식회사 에피층을 이용한 반도체 장치 및 그 제조방법
KR100722528B1 (ko) * 2006-02-02 2007-05-28 한국중부발전(주) 전기집진장치
KR100722863B1 (ko) * 2006-02-28 2007-05-30 에어텍21 주식회사 전기 집진기의 콜렉터 셀 유니트
KR20210112536A (ko) 2020-03-05 2021-09-15 오영인 주방용 선반

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59107534A (ja) * 1982-12-13 1984-06-21 Nec Corp 半導体装置の製造方法
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
KR20000044885A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 소자 분리막 형성 방법
KR100317041B1 (ko) * 1999-10-18 2001-12-22 윤종용 반도체 장치의 트렌치 격리 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100683401B1 (ko) * 2005-08-11 2007-02-15 동부일렉트로닉스 주식회사 에피층을 이용한 반도체 장치 및 그 제조방법
KR100722528B1 (ko) * 2006-02-02 2007-05-28 한국중부발전(주) 전기집진장치
KR100722863B1 (ko) * 2006-02-28 2007-05-30 에어텍21 주식회사 전기 집진기의 콜렉터 셀 유니트
KR20210112536A (ko) 2020-03-05 2021-09-15 오영인 주방용 선반

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