KR100351905B1 - 반도체 소자의 격리막 형성방법 - Google Patents

Abstract

본 발명은 트랜치의 탑 코너 부분으로의 전계 집중을 방지하여 전기적 특성 및 갭-필 능력을 향상하도록 한 반도체 소자의 격리막 형성방법에 관한 것으로서, 액티브 영역과 필드 영역으로 정의된 반도체 기판상에 패드 산화막 및 질화막 차례로 형성하는 단계와, 상기 반도체 기판의 필드 영역이 노출되도록 상기 질화막 및 패드 산화막을 선택적으로 제거하는 단계와, 상기 노출된 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백하여 상기 트랜치의 양측면에 절연막 측벽을 형성하는 단계와, 상기 트랜치 내부에 불순물 이온을 주입하는 단계와, 상기 패드 산화막을 트랜치의 측면으로부터 선택적으로 제거하여 상기 트랜치에 인접한 상기 질화막과 반도체 기판 사이에 빈 공간을 형성함과 동시에 상기 트랜치의 탑 코너 부분을 라운드하게 식각하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 격리막 형성방법{method for forming isolation film semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜치(trench) 내부의 갭-필(gap-fill) 능력을 향상하고 전기적 특성을 향상시키는데 적당한 반도체소자의 격리막 형성방법에 관한 것이다.

일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.

상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.

그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.

그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.

그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2μm²이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1c는 종래의 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)상에 패드 산화막(12)과 질화막(13)을 차례로 증착하고, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 필드 영역이 노출되도록 상기 질화막(13) 및 패드 산화막(12)을 선택적으로 제거한다.

이어, 상기 질화막(13) 및 패드 산화막(12)을 마스크로 이용하여 노출된 반도체 기판(11)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치(14)를 형성한다.

도 1b에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 HDP(high Density Plasma) 장비를 이용하여 갭-필(gap-fill)용 절연막(15)을 형성한다.

도 1c에 도시한 바와 같이, 상기 절연막(15)의 전면에 CMP(ChemicalMechanical Polishing) 공정을 실시하여 상기 트랜치(14)의 내부에 소자 격리막(15a)을 형성하고, 상기 질화막(13)을 제거한다.

그러나 상기와 같은 종래의 반도체 소자의 격리막 형성방법에 있어서 다음과 같은 문제점이 있었다.

즉, 소자 격리막이 형성되는 트랜치의 탑 코너(top corner) 부분이 날카로운(sharp) 코너를 가지고 있기 때문에 그 부분으로 전계가 집중되어 전기적 특성이 저하된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 트랜치의 탑 코너 부분으로의 전계 집중을 방지하여 전기적 특성 및 갭-필 능력을 향상하도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자의 격리막 형성방법을 나타낸 공정단면도

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 패드 산화막

23 : 질화막 24 : 트랜치

25 : 절연막 측벽 26 : 불순물 이온

27 : 빈 공간 28 : 절연막

28a : 소자 격리막

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리막 형성방법은 액티브 영역과 필드 영역으로 정의된 반도체 기판상에 패드 산화막 및 질화막 차례로 형성하는 단계와, 상기 반도체 기판의 필드 영역이 노출되도록 상기 질화막 및 패드 산화막을 선택적으로 제거하는 단계와, 상기 노출된 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백하여 상기 트랜치의 양측면에 절연막 측벽을 형성하는 단계와, 상기 트랜치 내부에 불순물 이온을 주입하는 단계와, 상기 패드 산화막을 트랜치의 측면으로부터 선택적으로 제거하여 상기 트랜치에 인접한 상기 질화막과 반도체 기판 사이에 빈 공간을 형성함과 동시에 상기 트랜치의 탑 코너 부분을 라운드하게 식각하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)상에 패드 산화막(22)과 질화막(23)을 차례로 증착하고, 포토 및 식각공정을 통해 상기 반도체 기판(21)의 필드 영역이 노출되도록 상기 질화막(23) 및 패드 산화막(22)을 선택적으로 제거한다.

이어, 상기 질화막(23) 및 패드 산화막(22)을 마스크로 이용하여 노출된 반도체 기판(21)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치(24)를 형성한다.

여기서 상기 반도체 기판(21)에 산화 공정을 실시하여 상기 트랜치(24)의 표면에 산화막(도시되지 않음)을 형성하여 상기 트랜치(24) 형성시 발생하는 반도체 기판(21)의 손상을 보상할 수도 있다.

도 2b에 도시한 바와 같이, 상기 트랜치(24)를 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 트랜치(24)의 양측면에 절연막 측벽(25)을 형성한다.

이어, 상기 트랜치(24)의 내부에 틸티(tilt) 이온주입을 통해 비소(As) 또는 브롬(Br) 등의 불순물 이온(26)을 주입한다.

상기 불순물 이온은 필드 영역과 액티브 영역의 에지(edge) 지역 사이에 형성되는 전계(electric field)에 의한 문턱전압(Vt)의 감소를 막아주어 험프(hump) 특성을 개선할 수 있다.

여기서 상기 트랜치(24)의 하부(bottom)보다 상부 부분 즉, 트랜치(24)의 탑 코너 부분에 더 많은 불순물 이온이 주입된다.

한편, 상기 트랜치(24)의 탑 코너 부분 이외의 영역에 주입된 불순물 이온은 절연막 측벽(25)에 주입되어 흡수된다.

도 2c에 도시한 바와 같이, 상기 절연막 측벽(25)중에서 불순물 이온(26)이 주입된 부분을 선택적으로 제거하고, 프리크리닝(precleaning) 공정에 의해 상기 패드 산화막(22)을 측면으로부터 200 ~ 300Å 정도를 제거하여 질화막(23)과 반도체 기판(21) 사이에 빈 공간(27)을 형성한다.

여기서 상기 프리크리닝 공정은 “HF +황산 + 질산”, “황산 + HF +질산”, “황산 + 질산 + HF” 등을 이용하여 상기 패드 산화막(22)을 선택적으로 제거할 수 있다.

이때 상기 프리크리닝 공정의 HF 용액에 의해 불순물 이온(26)이 주입된 트랜치(24)의 탑 코너 부분이 선택적으로 식각되어 라운드 형태를 갖게 된다.

한편, 상기 프리크리닝 공정에 의해 패드 산화막(22)이 선택적으로 제거됨으로서 생기는 빈 공간(27)은 이후 공정(예를 들면, CMP 등)에서 질화막(23)에 의한액티브 영역의 스트레스(stress)를 감소시킬 수 있다.

도 2d에 도시한 바와 같이, 상기 트랜치(24)를 포함한 반도체 기판(21)의 전면에 HDP 장비를 이용하여 갭-필 물질인 절연막(28)을 증착한다.

여기서 상기 절연막(28)을 증착하기 전에 반도체 기판(21)에 산화 공정을 실시하여 상기 빈 공간(27)에 산화막(도시되지 않음)을 채워 넣는다.

도 2e에 도시한 바와 같이, 상기 절연막(28)의 전면에 CMP 공정을 실시하여 상기 트랜치(24)의 내부에 소자 격리막(28a)을 형성하고, 상기 질화막(23)을 제거한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리막 형성방법은 다음과 같은 효과가 있다.

첫째, 트랜치의 탑 코너 부분을 라운드한 형태로 형성함으로서 전계 집중을 방지할 수 있어 전기적 특성을 향상시킬 수 있다.

둘째, 트랜치의 양측면에 절연막 측벽을 형성함으로서 HDP 장비를 이용하여 갭-필용 절연막 증착시 보이드(void)의 발생을 방지할 수 있다.

셋째, 불순물 이온 주입에 의해 필드 영역과 액티브 영역의 에지(edge) 지역 사이에 형성되는 전계에 의한 문턱전압(Vt)의 감소를 막아주어 험프(hump) 특성을 개선할 수 있다.

Claims (4)

1. 액티브 영역과 필드 영역으로 정의된 반도체 기판상에 패드 산화막 및 질화막 차례로 형성하는 단계;

   상기 반도체 기판의 필드 영역이 노출되도록 상기 질화막 및 패드 산화막을 선택적으로 제거하는 단계;

   상기 노출된 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계;

   상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백하여 상기 트랜치의 양측면에 절연막 측벽을 형성하는 단계;

   상기 트랜치 내부에 불순물 이온을 주입하는 단계;

   상기 패드 산화막을 트랜치의 측면으로부터 선택적으로 제거하여 상기 트랜치에 인접한 상기 질화막과 반도체 기판 사이에 빈 공간을 형성함과 동시에 상기 트랜치의 탑 코너 부분을 라운드하게 식각하는 단계;

   상기 트랜치의 내부에 소자 격리막을 형성하는 단계;

   상기 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
2. 제 1 항에 있어서, 상기 패드 산화막 및 트랜치의 탑 코너 부분은 프리크리닝 공정에 의해 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
3. 제 1 항에 있어서, 상기 절연막 측벽중에서 불순물 이온이 주입된 부분을 선택적으로 제거하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
4. 제 1 항에 있어서, 상기 패드 산화막은 약 200 ~ 300Å 만큼 제거하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.