KR100379525B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 필드 영역에 트렌치 형성 시, 활성 영역의 상부 모서리부분이 데미지를 입는 것을 해소하기 위한 반도체 소자 제조 방법에 관한 것으로, 실리콘 기판에 필드 영역과 활성 영역을 정의하여 필드영역에 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 기판에 오르가닉 버텀 ARC를 코팅하는 단계와, 상기 실리콘 기판 표면의 실리콘 결정격자를 비정질화 시키는 단계와, 활성 영역의 표면을 식각하는 단계를 포함하여 이루어진 것이다. 따라서, 누설 전류 통로 및 문턱 전압 쉬프트를 최소화할 수 있다.

Description

반도체 소자 제조 방법{Method for forming semiconductor device]}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 필드 영역(field region)에 트렌치(trench) 형성 시 활성 영역(active region)의 상부 모서리(edge) 부분이 데미지(damage)를 입는 것을 해소하기 위한 반도체 소자 제조 방법에 관한 것이다.

반도체 소자의 고집적화로 인하여 필드 영역을 정의함에 있어서, 필드 산화막(field oxide) 형성 시, LOCOS 공정보다는 트렌치를 형성하여 트렌치내에 필드 산화막을 형성하는 공정들이 많이 이용되고 있다.

그러나 이와 같이 트렌치를 형성하여 필드 산화막을 형성하는 공정에 있어서 트렌치의 상부 모서리 부분이 데미지를 입어 실질적인 채널 길이가 감소하게 되는 문제점들이 있었다.

이와 같은 종래의 트렌치를 이용한 필드 산화막 형성 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 필드 영역과 활성 영역이 정의된 평면도이고, 도 2(a) 내지 (b)는 종래의 트렌치를 이용한 필드 산화막 공정 단면도이다.

도 1과 같이, 반도체 메모리 소자(EEPROM)를 형성하기 위해 활성 영역(ACTIVE)과 필드 영역(FOX)을 정의한다. 즉, 일정 간격을 갖고 일 방향으로 복수개의 활성 영역(ACTIVE)이 형성되고, 상기 각 활성 영역(ACTIVE) 사이에 상기 활성 영역과 평행하도록 필드 영역(FOX)이 형성된 것이다.

이와 같이, 활성 영역과 필드 영역이 정의된 반도체 소자 제조에 있어서 필드 영역에 필드 산화막을 형성하는 방법은 도 2와 같다.

도 2(a)와 같이. 실리콘 기판(1)에 약 100Å 정도의 두께로 패드 산화막(2)을 형성하고 상기 패드 산화막(2)위에 약 1100 내지 1300Å 정도의 두께로 질화막(3)을 형성하여 O₂플라즈마(Plasma) 처리를 한다.

도 2(b)와 같이, 셀간의 얇은 트렌치 격리(STI, Shallow Trench Isolation)을 목적으로 필드영역과 활성 영역을 정의하여 필드영역의 상기 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이로 식각하여 얇은 트렌치(4)를 형성한다.

그리고, 도면에는 도시되지 않았지만, 상기 트렌치에, 약 150Å 정도의 SAC 산화막, 약 300Å 정도의 선형 산화막(liner oxidation) 및 약 6000Å 정도의 증착 산화막을 차례로 형성하여 트렌치내에 상기 기판의 표면과 같은 높이로 필드 산화막을 형성하고 상기 패드 산화막(2)과 질화막(3)을 모두 제거한다.

그러나, 이와 같은 종래의 필드 산화막을 형성하기 위한 트렌치 공정에 있어서는 다음과 같은 문제점이 있었다.

도 3은 종래의 트렌치를 형성한 후의 단면 나타낸 TEM이다.

도 3에서 알 수 있는 바와 같이, 소자의 채널 부분이 형성되는 활성 영역의 양끝 모서리(Edge) 부분에서 트렌치를 형성하기 위한 식각 시, 플라즈마 데미지(plasma damage)에 의하여 실리콘 기판(1)이 공격(attack)을 받은 것을 알 수 있다.

이러한 채널 영역의 공격은 소자의 누설 전류 통로가 될 뿐만 아니라, 전기적 전하 사태(electrical charge cloud)의 영향으로 소자의 혹(hump) 현상을 발생시켜 문턱 전압 쉬프트(threshold voltage shift)가 발생되는 주요 원인이 된다.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 트렌치 식각 시에 데미지를 입은 활성 영역의 양 끝단을 제거하여 채널 길이가 감소함을 방지하고 누설 전류를 줄일 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 활성 영역과 필드 영역의 평면도

도 2(a) 내지 2 (b)는 종래의 트렌치 공정 단면도

도 3은 종래의 트렌치 공정 후 트렌치 부분 TEM도

도 4(a) 내지 4(d)는 본 발명에 따른 반도체 소자의 트렌치 공정 단면도

도 5는 종래와 본 발명에 따른 반도체 소자 모식도

도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 :패드 산화막

3 : 질화막 4 : 트렌치

5 : 오르가닉 버텀 ARC

이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은, 실리콘 기판에 필드 영역과 활성 영역을 정의하여 필드영역에 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 기판에 오르가닉 버텀 ARC를 코팅하는 단계와, 상기 실리콘 기판 표면의 실리콘 결정격자를 비정질화 시키는 단계와, 활성 영역의 표면을 식각하는 단계를 포함하여 이루어짐에 그 특징이 있다.

상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 4(a) 내지 도 4(d)는 본 발명에 따른 반도체 소자 공정 단면도이다.

도 4(a)와 같이, 실리콘 기판(1)에 약 100Å 정도의 두께로 패드 산화막(2)을 형성하고 상기 패드 산화막(2)위에 약 1100 내지 1300Å 정도의 두께로 질화막(3)을 형성하여 O₂플라즈마(Plasma) 처리를 한다.

도 4(b)와 같이, 셀간의 얇은 트렌치 격리(STI, Shallow Trench Isolation)을 목적으로 필드영역과 활성 영역을 정의하여 필드영역의 상기 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이로 식각하여 얇은 트렌치(4)를 형성한다.

도 4(c)와 같이, 산화 세정 공정으로 상기 패드 산화막(2)과 질화막(3)을 동시에 제거하고, 오르가닉 버텀 ARC(Organic Bottom ARC)(5)를 2400 내지 3000Å 정도 의 두께로 상기 실리콘 기판(1)의 트렌치(4)에 채워지도록 코팅한다. 그리고 얇은 주입(shallow implantation) 공정으로 블랭키트 주입(Blanket implantation)을 실행하여 실리콘 기판의 실리콘 결정격자를 비정질화 시킨다. 이 때 블랭키트 이온주입은 20KeV 내지 50KeV의 에너지로 도우즈량은 1E12 내지 3E12로 주입하여 활성 영역의 실리콘 기판을 비정질화한다. 그리고, 후속 공정으로 비정질화된 실리콘 기판과 결정화된 실리콘 기판의 식각 비를 이용하는 블랭키드 플라즈마 식각 공정으로 활성 영역의 표면을 식각하므로 트렌치 형성시 데미지를 입었던 모서리 부분을 제거한다.

도 4(d)와 같이, 상기 오르가닉 버텀 ARC(Organic Bottom ARC)(5)를 제거하고 도면에는 도시되지 않았지만 상기 트렌치내에 필드 산화막을 형성한다.

이와 같이 형성된 본 발명의 반도체 소자 제조 방법의 효과를 수식으로 표현하면 다음과 같다.

도 5는 트렌치 형성 후의 데미지를 입은 활성 영역의 모식도이다.

활성 영역에서 드레인 전류를 Id(flat), 데미지를 입은 모서리 부분의 드레인 전류를 Id(edge), 전체 채널 폭을 Id(W), 데미지를 입은 채널 폭을 Id(W')이라고 하면 다음의 수학식과 같다.

Id(edge) = Id(W)-Id(edge) ×W

Id(estimate) = Id(flat) × W + Id(edge)

상기 [수학식]에서 알 수 있는 바와 같이, 활성 영역에서 드레인 전류를 증가시키기 위해서는 전체 채널 영역을 증가시키는 것이 가장 효율적인 방법임을 알 수 있다. 따라서, 본 발명에서는 동일한 셀 크기에서 실질적인 채널 길이를 늘리고 데미지를 입은 채널은 줄여 채널 효과를 최대로 한다.

이상에서 설명한 바와 같은 본 발명의 반도체 소자 제조 방법에 있어서는 다음과 같은 효과가 있다.

즉, 트렌치 형성 시, 소자의 채널이 형성되는 활성 영역의 상부 모서리 부분에 무너져서 채널 길이가 감소되는 현상을 방지하여 전기전 전하 사태에 의한 혹(hump) 현상을 감소시키므로 문턱 전압 쉬프트 요인을 최소화 한다. 뿐만 아니라, 활성 영역 상부 양끝단의 데미지에 의한 누설 전류 통로를 줄이므로 복잡한 공정을 거치지 않고 소자의 특성을 향상시킨다.

Claims (6)

1. 실리콘 기판에 필드 영역과 활성 영역을 정의하여 필드영역에 트렌치를 형성하는 단계와,

   상기 트렌치가 형성된 기판에 오르가닉 버텀 ARC를 코팅하는 단계와,

   상기 실리콘 기판 표면의 실리콘 결정격자를 비정질화 시키는 단계와,

   활성 영역의 표면을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 오르가닉 버텀 ARC제거하고 상기 트렌치내에 필드 산화막을 형성하는 공정을 더 포함함을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서,

   상기 오르가닉 버텀 ARC는 2400 내지 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서,

   상기 비정질화시키는 단계는 상기 실리콘 기판에 블랭키트 주입 방법을 이용함을 특징으로 하는 반도체 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 블랭키트 주입은 20KeV 내지 50KeV의 에너지로 도우즈량은 1E12 내지 3E12로 주입함을 특징으로 하는 반도체 소자 제조 방법.
6. 제 1 항에 있어서,

   상기 활성 영역의 표면을 식각하는 단계는 블랭키드 플라즈마 식각 공정으로표면을 식각함을 특징으로 하는 반도체 소자 제조 방법.