KR100511922B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판의 필드영역에 내부 표면에 차례로 측벽산화막과 선형질화막을 구비하고 상단 가장자리에 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 기판 전면 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계와, 상기 게이트도전막과 게이트산화막을 식각하여 게이트전극을 형성하는 단계와, 상기 모트 지역의 선형질화막을 습식식각으로 일부 제거하는 단계와, 상기 기판 결과물에 대해 게이트 미소 산화 공정을 수행하여 상기 게이트전극을 형성하기 위한 식각시의 데미지를 회복시킴과 동시에 습식식각된 선형질화막 부분으로 강산화물질(oxidant)이 침투하는 것에 의해 모트 지역에 형성된 게이트산화막 부분의 두께를 증가시키는 단계를 포함한다. 본 발명에 따르면, 트랜지스터의 메인 채널 부위 대비 모트 부위에서의 게이트산화막 두께를 상대적으로 더 두껍게 형성함으로써 문턱전압(Vt)을 높게 형성할 수 있으며, 이에 따라, 모트 지역에서의 오프-누설 특성은 개선할 수 있고, 그래서, 소자 특성을 향상시킬 수 있음은 물론 수율 또한 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 모트 지역에서의 오프-누설(Off-leakage) 특성을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI(Shallow Trench Isolation) 공정으로 형성하고 있다. 이것은 기존 로코스(LOCOS) 공정의 경우는 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.
한편, 상기 STI 공정을 진행함에 있어서는 소자분리막의 가장자리 상단이 움푹 들어가게 되는 모트(Moat)가 발생되는 바, 이러한 모트에 의해 소자 특성이 저하됨은 물론 수율이 저하되는 문제가 야기된다.
따라서, STI 공정을 이용함에 있어서 발생되는 모트는 소자 특성 및 수율 확보 측면에서 반드시 해결되어야 할 과제중의 하나이다.
자세하게, 모트 지역은 메인 채널 부위에 비해 전기장이 강하게 형성되고 구조적으로 스트레스(stress)가 밀집하는 지역으로, 오프-누설(Off-leakage) 측면에서 취약한 특성을 보인다. 따라서, 채널 영역의 대부분을 차지하는 메인부의 경우는 온-커런트(On-current) 특성에 중요한 영향을 미치지만, 모트 지역의 경우는 그 채널 크기(area)는 작지만 오프-누설 측면에서 큰 부분(portion)을 차지한다.
아울러, 종래에는 트랜지스터 제조시 메인 채널 부위와 모트 부위의 게이트산화막을 동일 두께로 형성하고 있기 때문에 오프-누설 특성 마진이 부족하게 된다. 따라서, 이러한 오프-누설 특성을 개선하기 위해서는 전반적인 트랜지스터의 문턱전압(Vt)을 상승시켜야 하는 바, 온-커런트 특성이 열악해질 수 있다. 또한, 기본적으로 선형질화막 밑으로 증착된 게이트 물질의 잔류물로 인해 단락(short)이 발생될 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 모트 지역에서의 오프-누설 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘기판의 필드영역에 내부 표면에 차례로 측벽산화막과 선형질화막을 구비하고 상단 가장자리에 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 전면 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트산화막을 식각하여 게이트전극을 형성하는 단계; 상기 모트 지역의 선형질화막을 습식식각으로 일부 제거하는 단계; 및 상기 기판 결과물에 대해 게이트 미소 산화 공정을 수행하여 상기 게이트전극을 형성하기 위한 식각시의 데미지를 회복시킴과 동시에 습식식각된 선형질화막 부분으로 강산화물질(oxidant)이 침투하는 것에 의해 모트 지역에 형성된 게이트산화막 부분의 두께를 증가시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 트렌치형의 소자분리막은 트렌치 식각시 테이핑 정도가 크도록 형성한다.
상기한 본 발명에 따른 반도체 소자의 제조방법은, 상기 소자분리막을 형성하는 단계 후, 그리고, 게이트산화막과 게이트도전막을 차례로 형성하는 단계 전, 상기 선형질화막 하부의 측벽산화막이 리세스(recess)되도록 충분한 세정 공정을 수행한다.
상기 세정 공정은 바람직하게 스크린 산화막 제거를 위한 세정 공정 및 게이트산화막 형성 이전의 예비세정 공정이다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 트랜지스터의 메인 채널 부위 대비 모트 부위에서의 게이트산화막 두께를 상대적으로 더 두껍게 형성해준다.
자세하게, 도 1은 본 발명의 기술적 원리를 설명하기 위한 단면도로서, 도시된 바와 같이, 본 발명은 게이트산화막(10)을 형성함에 있어서 모트 부위에서의 두께(D2)를 메인 채널 부위에서의 두께(D1) 보다 두껍도록 형성한다.
이렇게 하면, 트랜지스터의 문턱전압(Vt)이 높아지게 되므로, 모트 지역에서의 오프-누설 특성은 개선된다.
이를 위해, 본 발명은 리플레쉬 개선 목적으로 형성한 선형질화막의 일부, 즉, 모트 부위에 있는 선형질화막 부분을 게이트 식각 후에 습식 식각으로 제거해준다. 이렇게 되면, 게이트 식각시의 데미지를 보상해주기 위해 실시하는 후속 게이트 미소 산화(gate light oxidation) 과정에서 선형질화막이 제거되어 생긴 빈공간에 강산화성물질(oxidant)이 침투하게 되며, 이로인해, 모트 지역의 게이트산화막은 메인 채널 부위의 그것에 비해 상대적으로 더 두껍게 형성된다.
도 1에서, 도면부호 1은 실리콘기판, 5는 측벽산화막, 6은 선형질화막, 7은 트렌치 매립산화막, 10은 게이트산화막, 그리고, 11은 게이트도전막을 각각 나타낸다.
보다 자세하게, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 그런다음, 패드질화막(3) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한 후, 상기 감광막 패턴을 이용해서 패드질화막(3)을 식각하고, 연이어, 식각된 패드질화막(3)을 이용해서 패드산화막(2) 및 기판(1)을 식각하여 트렌치(4)를 형성한다.
다음으로, 잔류된 감광막 패턴을 제거한 상태에서, 기판 트렌치 식각시에 발생된 식각 데미지를 회복시키기 위해 희생산화 및 세정 공정을 수행한 후, 측벽산화 공정을 수행하여 트렌치 표면에 측벽산화막(5)을 형성한다. 그런다음, 상기 측벽산화막(5)을 포함한 기판의 전면 상에 리프레쉬 개선을 목적으로 선형질화막(6)을 증착한다.
도 2b를 참조하면, 트렌치를 매립하도록 선형질화막(6) 상에 매립산화막(7)을 증착한다. 그런다음, 패드질화막이 노출되도록 상기 매립산화막(7)을 CMP한 후, 습식식각 및 습식세정을 통해 패드질화막과 패드산화막을 차례로 제거하여 실리콘기판(1)의 필드영역에 트렌치형의 소자분리막(8)을 형성한다.
여기서, 상기 과정들의 결과, 소자분리막의 상단 가장자리에는 모트가 발생되며, 모트 지역(M)으로 선형질화막(6)이 휘면서 튀어나오게 된다. 이때, 상기 선형질화막(6)이 액티브 영역으로 휘면서 높게 튀어나오도록 하기 위해서는 패드산화막를 두껍게 하거나, 트렌치 식각시 테이핑(Tapping)이 많이지도록 하거나, 희생산화막 및 측벽산화막이 얇게 성장되도록 하거나, 또는, 선형질화막 스트립 타겟을 작게 하는 것이 유리하다.
계속해서, 스크린 산화 공정을 행하여 소자분리막(8)에 의해 한정된 기판 액티브 영역의 표면에 스크린 산화막(도시안됨)을 형성한 후, 웰 이온주입을 행한다. 그런다음, 세정 공정을 통해 상기 스크린 산화막을 제거한다. 이때, 상기 세정 공정은 선형질화막(6) 하부의 측벽산화막(5)이 리세스(recess)될 수 있도록 충분하게 진행한다.
도 2c를 참조하면, 기판 결과물에 대해 게이트산화막을 성장시키기 전의 예비세정을 행한다. 이때, 상기 예비세정은 앞서와 마찬가지로 선형질화막(6) 하부의 측벽산화막(5)이 리세스될 수 있도록 충분하게 진행한다.
다음으로, 게이트 산화 공정을 진행하여 기판 액티브 영역 표면에 게이트산화막(10)을 성장시킨다. 그런다음, 상기 게이트산화막(10) 상에 게이트도전막(11)을 증착한다. 이때, 상기 게이트도전막(11)으로서는 산화가 가능한 실리콘 계열의 물질막을 이용한다.
여기서, 측벽산화막(5)이 리세스된 것과 관련해서 상기 게이트도전막(11)은 선형질화막(6) 하부의 리세스된 측벽산화막 부분에도 증착된다.
도 2d를 참조하면, 상기 게이트도전막(11)과 게이트산화막을 식각하여 게이트전극(12)을 형성한다. 그런다음, 습식식각을 통해 모트 부위의 선형질화막을 제거해준 후, 게이트 식각시의 식각데미지를 보상해주기 위해서 기판 결과물에 대해 게이트 미소 산화(gate light oxidation) 공정을 진행하다.
이때, 상기 게이트 미소 산화 공정이 진행되는 동안, 선형질화막(6)이 제거되어 생긴 빈공간에 강산화성물질(oxidant)이 침투하게 되는 바, 상기 게이트산화막(10)은 모트 지역의 두께가 메인 채널 부위의 그것에 비해 상대적으로 더 두껍게 된다.
도 3a는 본 발명에 따른 선형질화막 습식식각 부분을 보여주는 평면도이며, 도 3b는 도 3a의 X-X'선을 따라 절단하여 도시한 단면도로서 선형질화막의 습식식각 및 게이트 미소 산화 후의 상태를 보여준다. 도 3a 및 도 3b에서, 도면부호 8은 소자분리막, 11은 게이트도전막, 12는 게이트전극, A는 선형질화막의 식각이 이루어지는 부분, 그리고, M은 모트 지역을 각각 나타낸다.
도 3a 및 도 3b를 참조하면, 모트 지역(M)의 선형질화막을 일부 습식 식각함에 따라, 게이트산화막(10)은 모트 지역(M)에서의 두께가 메인 채널 부위에서의 그것 보다 두껍게 됨을 볼 수 있다.
결국, 본 발명은 게이트산화막의 두께를 모트 지역이 메인 채널 부위 보다 두껍게 형성함으로써 후속하는 소오스/드레인 이온주입을 통해 형성되는 트랜지스터는 그 문턱전압(Vt)이 높아지게 되며, 이에 따라, 모트 지역에서 상대적으로 두꺼운 두께의 게이트산화막을 갖는 본 발명의 반도체 소자는 소자분리막 상단 가장자리에서 모트가 발생되면서 게이트산화막이 균일한 두께로 형성되는 종래의 그것과 비교해서 오프-누설 특성이 개선된다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 도시하고 설명하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
이상에서와 같이, 본 발명은 트랜지스터의 메인 채널 부위 대비 모트 부위에서의 게이트산화막 두께를 상대적으로 더 두껍게 형성함으로써 문턱전압(Vt)을 높게 형성할 수 있으며, 이에 따라, 모트 지역에서의 오프-누설 특성은 개선할 수 있다.
따라서, 본 발명은 모트 지역에서의 오프-누설 특성을 개선할 수 있으므로 소자 특성을 향상시킬 수 있음은 물론 수율 또한 향상시킬 수 있다.
도 1은 본 발명의 기술적 원리를 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a는 본 발명에 따른 선형질화막 습식식각 부분을 보여주는 평면도.
도 3b는 도 3a의 X-X'선을 따라 절단하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 패드산화막
3 : 패드질화막 4 : 트렌치
5 : 측벽산화막 6 : 선형질화막
7 : 매립산화막 8 : 소자분리막
10 : 게이트산화막 11 : 게이트도전막
12 : 게이트전극 A : 선형질화막의 습식식각 부분
M : 모트 지역

Claims (4)

  1. 실리콘기판의 필드영역에 내부 표면에 차례로 측벽산화막과 선형질화막을 구비하고 상단 가장자리에 모트가 발생된 트렌치형의 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 기판 전면 상에 게이트산화막과 게이트도전막을 차례로 형성하는 단계;
    상기 게이트도전막과 게이트산화막을 식각하여 게이트전극을 형성하는 단계;
    상기 모트 지역의 선형질화막을 습식식각으로 일부 제거하는 단계; 및
    상기 기판 결과물에 대해 게이트 미소 산화 공정을 수행하여 상기 게이트전극을 형성하기 위한 식각시의 데미지를 회복시킴과 동시에 습식식각된 선형질화막 부분으로 강산화물질(oxidant)이 침투하는 것에 의해 모트 지역에 형성된 게이트산화막 부분의 두께를 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 트렌치형의 소자분리막은 트렌치 식각시 테이핑 정도가 크도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 소자분리막을 형성하는 단계 후, 그리고, 게이트산화막과 게이트도전막을 차례로 형성하는 단계 전,
    상기 선형질화막 하부의 측벽산화막이 리세스(recess)되도록 충분한 세정 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 세정 공정은 스크린 산화막 제거를 위한 세정 공정 및 게이트산화막 형성 이전의 예비세정 공정인 것을 특징으로 하는 반도체 소자의 제조방법.
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